State Machine hat 2 zustände gleichzeitig

[Thomas L. (thomers)]

Servus!

Ich habe folgendes Problem: in einem VHDL-Programm zum Auslesen eines 
Display-Signals nimmt meine State Machine undeterministisch 2 Zusände 
gleichzeitig an .. wie kann das sein? Bin ich blöd? Anfängerfehler?

Signal-Verlauf siehe Bil im Anhang (ab Tack 193).

Hier mal der Code der SM:

type cstate is (Idle, Start, R, G, B, Waiting);

fifo_wr : process(clk50, rst)
   begin
    if (rst = '1') then
      r_wrreq <= '0';
      c_state <= Idle;
      color    <= "00000000";
    elsif (clk50'event and clk50 = '1') then
    case (c_state) is
      when Idle =>
        if (clk_disp = '0' and data_en = '1' and downld_active = '1') then
          r_wrreq <= '0';
          c_state <= Start;
           color    <= "00000000";
        else
          r_wrreq <= '0';
          c_state <= Idle;
          color    <= "00000000";
        end if;
      when Start =>
        r_wrreq <= '1';
        c_state <= R;
        color    <= red;
      when R =>
        r_wrreq <= '1';
        c_state <= G;
        color    <= green;
      when G =>
        r_wrreq <= '1';
        c_state <= B;
        color    <= blue;
      when B =>
        r_wrreq <= '0';
        c_state <= Waiting;
        color    <= "00000000";
      when Waiting =>
        r_wrreq <= '0';
        color    <= "00000000";
        if (clk_disp = '1') then
          c_state <= Idle;
        else
          c_state <= Waiting;
        end if;
      when others =>
        c_state   <= Idle;
        r_wrreq   <= '0';
        color    <= "00000000";
    end case;
  end if;

clk_disp hat ca. 6.6MHz;
clk50 50 MHz;
red, gree und blue sind die bytes für die Farben und haben ihre Werte 
spät. 1 clk50-tak nach einer fallenden clk_disp-Flanke;
r_wrreq ist das write-signal des FIFOs;
data_en ist das Signal des Dislay-Controllers, dass die Daten valide 
sind; download_active ist einfach ein Steuersignal von mir.

ich weiß, kein test auf auf FIFO-full, aber da er nie voll laufen kann 
passt das.

der FPG ist ein Cyclone 2; die signal-Aufzeichung geschah mit Terasic 
Blaster und SignalTap II Logic Analyzer.

Jemand ne Idee?

Danke.

Gruß

Thomers

[Georg A. (Gast)]

> clk_disp hat ca. 6.6MHz;
> clk50 50 MHz;

Klingt so, als käme clk_disp extern rein und wäre auch asynchron zu 
clk50. Das wäre dann definitiv ein Anfängerfehler... Das ist ungefähr so 
wie Gang wechseln ohne Kupplung treten ;)

[Thomas L. (thomers)]

Georg A. schrieb:
>> clk_disp hat ca. 6.6MHz;
>> clk50 50 MHz;
>
> Klingt so, als käme clk_disp extern rein und wäre auch asynchron zu
> clk50. Das wäre dann definitiv ein Anfängerfehler... Das ist ungefähr so
> wie Gang wechseln ohne Kupplung treten ;)

Ja, das stimmt, clk_disp kommt extern rein.
Aber inwiefern hat das ein Auswikung auf die State Machine? Und wie kann 
ich das beheben?

[Duke Scarring (Gast)]

Thomas L. schrieb:
> Aber inwiefern hat das ein Auswikung auf die State Machine?
Du hast offenbar eine "one-hot"-kodierte State-Machine. Nur das die 
jetzt eben "two-hot" ist :-)

> Und wie kann
> ich das beheben?
Alle externen Signale ordentlich einsynchronisieren (über zwei 
FlipFlops). Dazu sollten genügen Forumsbeiträge existieren.

Duke

[Georg A. (Gast)]

Der Gag bei one-hot ist ja, dass die Entscheidung für den Folgezustand 
sehr simpel getroffen werden kann. Die Flipflops odern einfach alle 
Übergangsbedingungen zusammen. Dabei müssen aber die Bedingungen alle 
exklusiv sein.

Wenn dein externes Signal "blöd" zum Takt reinkommt, kann es sein, dass 
dein "if-else" tatsächlich beide Folge-FFs anspricht. 50ps früher oder 
später wäre es eindeutig...

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Georg A. schrieb:
> Wenn dein externes Signal "blöd" zum Takt reinkommt, kann es sein, dass
> dein "if-else" tatsächlich beide Folge-FFs anspricht.
Das ist der Hintergrund:
http://www.lothar-miller.de/s9y/categories/35-Einsynchronisieren
Und da speziell:
http://www.lothar-miller.de/s9y/archives/64-State-Machine-mit-asynchronem-Eingang.html

[Thomas L. (thomers)]

So, vielen Dank für die Hilfe.

Signale sind synchronisiert und schon gehts :)

Grüße

Thomers

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Thomas L. schrieb:
> Signale sind synchronisiert und schon gehts :)
q.e.d.   ;-)