Generic Map IDDR

[Martin (Gast)]

Hallo zusammen,

ich habe ein Problem mit der Generic map. Habe schon im Forum gelesen 
aber schlauer bin ich nicht :-)

ich möchte ein IDDR einsetzten.

folgenden code habe ich eingefügt

COMPONENT IDDR
 PORT ( 
  Q1 : OUT STD_LOGIC ; 
  Q2 : OUT STD_LOGIC ; 
  C  : in STD_LOGIC ; 
  CE : in STD_LOGIC ; 
  D  : in STD_LOGIC ; 
  R  : in STD_LOGIC ; 
  S  : in STD_LOGIC
);
END COMPONENT; 
--##################################################################
IDDR_inst : IDDR
generic map (
DDR_CLK_EDGE => "SAME_EDGE", -- "OPPOSITE_EDGE", "SAME_EDGE" or "SAME_EDGE_PIPELINED"
INIT_Q1 => '0', -- Initial value of Q1: ’0’ or ’1’
INIT_Q2 => '0', -- Initial value of Q2: ’0’ or ’1’
SRTYPE => "SYNC") -- Set/Reset type: "SYNC" or "ASYNC"
PORT MAP (
  Q1 => Q1_a, -- 1-bit output for positive edge of clock
  Q2 => Q1_an, -- 1-bit output for negative edge of clock
  C => dco, -- 1-bit clock input  
  CE => '1', -- 1-bit clock enable input
  D => channel_A, -- 1-bit DDR data input
  R => '0', -- 1-bit reset
  S => '0' -- 1-bit set
);

Folgende Fehlermeldungen bekomme ich:

ERROR:HDLParsers:850 - "C:/.../CDDC.vhd" Line 2241. Formal port 
DDR_CLK_EDGE does not exist in Component 'IDDR'.
ERROR:HDLParsers:850 - "C:/.../CDDC.vhd" Line 2242. Formal port INIT_Q1 
does not exist in Component 'IDDR'.
ERROR:HDLParsers:850 - "C:/.../CDDC.vhd" Line 2243. Formal port INIT_Q2 
does not exist in Component 'IDDR'.
ERROR:HDLParsers:850 - "C:/.../CDDC.vhd" Line 2244. Formal port SRTYPE 
does not exist in Component 'IDDR'.


Welchen fehler mache ich blos? muss man die generic map oben bei 
component auch bekannt machen?!?! Das ist doch eigentlich quatsch oder? 
Achso ich benutze ISE 10.1.03. Im Netz habe ich gefunden, dass ich 
"SAME_EDGE" in Großbuchstaben schreiben soll. Das hilft aber nichts :-(

Danke schon mal

[Martin (Gast)]

Ich noch mal,

der code steht übrigens so in meinen Toplevel. Kann es sein, dass man 
extra sei eine Datei erzeugen muss, wie als wenn man ein FIFO vom FIFO 
Generator erzeugen lässt? Hoffentlich nicht :-)

[Christian R. (supachris)]

Wenn du einen Generic in der Instanz verwendest, musst du den auch bei 
der Komponent-Deklaration angeben. Wenn du eh nur die Default-Werte 
nimmst, kannst du die Generics an beiden Stellen weglassen. Kopier doch 
einfach die Vorlagen. Bei Edit->Language Tamplates sind die drin in der 
ISE. Außerdem muss bei sowas noch die passende Lib angegeben werden:

Library UNISIM;
use UNISIM.vcomponents.all;

[Duke Scarring (Gast)]

Christian R. schrieb:
> Wenn du einen Generic in der Instanz verwendest, musst du den auch bei
> der Komponent-Deklaration angeben.
Jepp. Das ist eine tückische Sache, bei der ich auch immer mal wieder 
reinfalle. Da passiert es dann, daß die Deklaration im component-package 
(mit component-Definition) Vorrang hat, vor dem was in der entity steht.
(Und im component-package steht natürlich noch der alte Quatsch drin...)

Duke

[Martin (Gast)]

Hallo,

erst mal ein geiler Tipp mit den Language Tamplates kannte ich nicht. 
Dafür schon mal vielen Dank!!

Im Template steht ja nur der Teil für die architecture. Christian R du 
sagst ich muss das auch in der Komponent-Deklaration angeben.... aber 
wie? ich finde das einfach nicht im Netz oder ich bin zu blöd (befürchte 
zweites). könntest du mit bitte ein ganz kurzes Beispiel geben? Dann 
würde ich es auf mein Problem überführen können.

@ Duke: Das verstehe ichleider auch nicht ganz! Wenn ich die Generic in 
der architecture angeben ist das Problem aber nicht vorhanden oder?

[Christian R. (supachris)]

Tatsache, steht da nicht drin. Aber wenn du die unisim einbindest, musst 
du das überhaupt nicht als Component extra aufführen. Die Xilinx 
Primitiven lassen sich einfach so instanziieren. XST kümmert sich dann 
schon. Also lass einfach die Komponent-Deklaration ganz weg und fertig.

[Martin (Gast)]

Hallo,

das mit dem ganz weglassen funktioniert leider nicht :-( obwohl ich die 
unisim eingebunden habe. ist aber nicht so schlimm habe es hetzt so 
gemancht.

component IDDR is
  Generic (
      DDR_CLK_EDGE : string;-- "OPPOSITE_EDGE", "SAME_EDGE" or "SAME_EDGE_PIPELINED"
      INIT_Q1 : in std_logic; -- Initial value of Q1: ’0’ or ’1’
      INIT_Q2  : in std_logic; -- Initial value of Q2: ’0’ or ’1’
      SRTYPE : string-- Set/Reset type: "SYNC" or "ASYNC"
       );
 PORT ( 
  Q1 : OUT STD_LOGIC ; 
  Q2 : OUT STD_LOGIC ; 
  C  : in STD_LOGIC ; 
  CE : in STD_LOGIC ; 
  D  : in STD_LOGIC ; 
  R  : in STD_LOGIC ; 
  S  : in STD_LOGIC
);
END COMPONENT; 
--##################################################################
IDDR_inst : IDDR
generic map (
DDR_CLK_EDGE => "SAME_EDGE", -- "OPPOSITE_EDGE", "SAME_EDGE" or "SAME_EDGE_PIPELINED"
INIT_Q1 => '0', -- Initial value of Q1: ’0’ or ’1’
INIT_Q2 => '0', -- Initial value of Q2: ’0’ or ’1’
SRTYPE => "SYNC") -- Set/Reset type: "SYNC" or "ASYNC"
PORT MAP (
  Q1 => Q1_a, -- 1-bit output for positive edge of clock
  Q2 => Q1_an, -- 1-bit output for negative edge of clock
  C => dco, -- 1-bit clock input  
  CE => '1', -- 1-bit clock enable input
  D => channel_A, -- 1-bit DDR data input
  R => '0', -- 1-bit reset
  S => '0' -- 1-bit set
);

So läuft die ISE auf jeden fall schon mal durch! Danke euch. Was ich 
mich allerdings noch frage ich habe da ja z.B. DDR_CLK_EDGE : string 
geschrieben! ist string denn überhaut richtig? das gibt es doch 
eigentlich nicht in VHDL oder?! Er meckert es aber nicht an.

[Christian R. (supachris)]

Wie funktioniert nicht mit weglassen? Bei mir geht das bei ISE. Sobald 
man IDDR, ODDR oder sowas instanziiert, wird das ja so rot geschrieben 
und XST erkennt das als Xilinx Primitive. Außer der Unisim muss da nix 
weiter gemacht werden. Wie ist denn die Fehlermeldung?

[Martin (Gast)]

Ich glaube ich bin zu doof!

Also rot macht er das bei mir auch! Somit hat er es ja erkannt.

folgende Fehlermeldung kommt:

Line 2248. Undefined symbol 'IDDR'.

folgendes binde ich ein

library IEEE;
use IEEE.STD_LOGIC_1164.ALL; 
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL; 
Library UNISIM;
use UNISIM.vcomponents.all;

[Martin (Gast)]

moment mal er macht alles rot aber nicht UNISIM und UNISIM.vcomponents!

[Martin (Gast)]

so ich werde bescheuert!!!!

ich habe es!

in echt sand bei mir

library IEEE;
use IEEE.STD_LOGIC_1164.ALL; 
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL; 
Library UNISIM;
use UNISIM.vcomponents.all;
library IEEE;

das letzte library IEEE habe ich entfernt und schon funktionierts!

Einen Großen Dank and dich Christian!!!  Hoffe andere machen nicht den 
gleichen doofen Fehler :-)

Noch mal Danke

[Christian R. (supachris)]

Hihi, manchmal ist es ganz einfach. Schön, dass ich helfen konnte.

[Duke Scarring (Gast)]

Martin schrieb:
> use IEEE.STD_LOGIC_ARITH.ALL;
> use IEEE.STD_LOGIC_UNSIGNED.ALL;
Die Beiden solltest Du auch noch entfernen. Bzw. durch

use ieee.numeric_std.all;

ersetzen.

Die std_logic_arith, std_logic_unsigned und std_logic_signed sind keine 
offiziellen IEEE-Arithmetik-Packages.
Das std_logic_arith-Package ist ähnlich zum numeric_std-Package. Die 
anderen beiden Packages enthalten keine neuen Datentypen sondern nur 
überladene arithmetische Operatoren für die std_logic_vector-Datentypen.
Dieser Ansatz umgeht den Zwang zur Typkovertierung. Das sieht zwar auf 
dem ersten Blick wie eine Vereinfachung aus, ist aber keine gute Idee, 
da die Packages nicht standardisiert sind und auf lange Sicht 
Kompatibilitätsprobleme zu erwarten sind. Außerdem entgeht 
Neueinsteigern das Gefühl und Verständnis für die verschiedenen 
Datentypen.

Also: Lieber gleich richtig machen.

Duke

[Martin (Gast)]

Ah ok werde ich machen und gucken was passiert :-) guter Hinweis! über 
kurz oder lang hätte das bestimmt auch Probleme gemacht.


DANKE AN EUCH BEIDEN!