Wäre es möglich, eine ganze Gruppe von Mikroprozessoren virtuell in einem FPGA zu realisieren, diese mit embedded Linux auszustatten, um sie dann in Hardware durchzusimulieren? Es geht um eine Baugruppe für die ein Doppel-MCU-System auf 4fach umgestellt wird. Diese Prozessoren sollen miteinander kommunizieren und das soll getestet werden. Leider sind die Bussysteme der echten Baugruppe zu langsam geworden, deshalb soll es jetzt in einen FPGA. Wenn alles geprototyped ist, soll aus dem FPGA ein ASIC werden, damit wieder Strom gespart wird. Kennt sich da jemand mit aus?
Was soll denn das Bitte für ein fpga sein in das mehrere linux softcores passen ? Mal ganz abgesehen davon, dass du die softcores zwar simulieren kannst aber du dadurch nichts gewonnen hast, da die validierung der Software fehlt.... Außerdem hört sich das Problem eher an nach "wir haben keine Ahnung was wir tun"... Evtl solltest du mehr Infos posten damit man dir hier alternative Lösungsvorschläge unterbreiten kann..
Kennst du überhaupt die randbedingungen für linux? Die sind sicher ausschlaggebend für die Core suche. 32bit und MMU sind pflicht. (Standard kernel)
och Linux auf FPGA gibts z.B. hier: http://chokladfabriken.org/projects/orpsoc-atlys (einfach mal weiter nach ORSOC oder OR1K googlen). Mit welcher Taktfrequenz das laeuft, weiss ich aber auch nicht. Aber auf ein High-End FPGA passen bestimmt ein paar von den Cores...
Moin, > Wäre es möglich, eine ganze Gruppe von Mikroprozessoren virtuell in > einem FPGA zu realisieren, diese mit embedded Linux auszustatten, um sie > dann in Hardware durchzusimulieren? > Möglich schon. Aber die Simulation in plain VHDL macht keinen Sinn, das würde Jahre dauern, bis dein virtuelles System hochgebootet ist :-) Mit einer funktionalen Simulation (qemu, oder teurer) gehts noch eher. > Es geht um eine Baugruppe für die ein Doppel-MCU-System auf 4fach > umgestellt wird. Diese Prozessoren sollen miteinander kommunizieren und > das soll getestet werden. Leider sind die Bussysteme der echten > Baugruppe zu langsam geworden, deshalb soll es jetzt in einen FPGA. Wenn > alles geprototyped ist, soll aus dem FPGA ein ASIC werden, damit wieder > Strom gespart wird. > > Kennt sich da jemand mit aus? Es gehen schon mehrere 32 bit CPU cores auf ein bezahlbares FPGA, aber dann geht's schon los: Taktfrequenz? Memory-Anbindung? Kommunikations-Interfaces? Interne Busse? Da gibt's eine Menge Flaschenhälse, bei denen (uC)linux auf einer Soft-CPU keinen Sinn macht, vom akademischen Spass mal abgesehen. Eher ist das noch mit einem Hard-CPU featured FPGA zu erschlagen (Zynq-Reihe?) Für die ASIC-Entwicklung brauchst Du schon mal, IP-Core-Einkäufe mit eingerechnet, 0.5-1 M€ in der Portokasse. Und ein paar Jährchen Atem von Seiten der Investoren, vom zig-köpfigen Entwicklungsteam abgesehen. Aber schwierig, eine treffende Aussage zu machen, wenn die Problemstellung nicht bekannt ist. Und wenn Du uns darüber mehr erzählen würdest, müsstest Du uns anschliessend töten...
Martin S. schrieb: > vom akademischen Spass mal abgesehen. Das wäre überhaupt der einzige Grund, sowas auszuprobieren. Denn dass es geht ist klar. Es ist also nur eine Spielerei, herauszufinden, wie gut. Georg Buschke schrieb: > eine ganze Gruppe von Mikroprozessoren virtuell in einem FPGA zu > realisieren Wie willst du etwas virtuell "realisieren". Das ist ja irgendwie gegensätzlich... Mann kann mehrere CPU-Kerne in einem FPGA realisiseren, daran ist dann aber nichts virtuell.
a: $10K für einen eigenen CHIP. Mentor Graphics Tool Validierung ViaDesigner Intro http://www.youtube.com/watch?v=V2Eb9g3QpK8&list=WLBA756082FE070AF7 Demonstration of Triad Semiconductor's ViaDesigner EDA software showing the design and simulation of a sigma-delta ADC, decimation filter, DAC, switch capacitor filter, continous time filter, gain stages and analog output all in less than 8 minutes. Sign up for the ViaDesigner Beta Program here: http://www.triadsemi.com/viadesigner/ ViaDesigner contains a powerful set of design wizards that simplify the development of sophisticated mixed signal functions. Wizards allow you to create a range of useful functions such as: filters, analog to digital converters, sigma delta modulators, linear regulators, etc. without the need for full-custom IC know-how. ViaDesigner will allow you to design complete mixed-signal circuits at a system-level quickly in a powerful design and simulation environment Georg Buschke schrieb: > Wäre es möglich, eine ganze Gruppe von Mikroprozessoren virtuell in > einem FPGA zu realisieren, diese mit embedded Linux auszustatten, um sie > dann in Hardware durchzusimulieren? Mixed Signal Circuit Generators for ViaDesigner Analog & Digital. ca: $10K für einen eigenen CHIP. http://www.viadesigner.com/viawizards/dac/ http://www.viadesigner.com/viawizards/comparator/ http://www.viadesigner.com/viawizards/ https://www.viadesigner.com/register/one-year-free-trial/ The ViaDesigner Service. The Website facilitates users who have created an account (“members”) sharing, building and collaborating on design and other elements of hardware and electronic development. If you become a member of the Website you will be able to browse (and download) designs, access crowdsourced libraries of hardware components and explore new ideas and developments with other members on the license terms specified by the user who has made their design available to the community. ############# Gruss Holger. #############
Georg Buschke schrieb: > deshalb soll es jetzt in einen FPGA. Wenn alles geprototyped ist Muss die Verifikation unbedingt auf dem FPGA laufen oder geht es da um das VHDL Design? Eigentlich müssen die Cores ja nur verbunden werden und Peripherie bekommen. Die Software wird sicher nicht mitsimuliert, oder?
Konzept mit dem Design Forum usw.. How To Save 99% On Your Next Mixed Signal ASIC Design — http://www.youtube.com/watch?v=jd2tO8oE_gw In part 1 of this 3-part series, we talked about how you can save 75% on your next mixed-signal chip design which was great, but we think we can do better than that. In this episode of Chalk TalkHD Amelia chats with Reid Wender of Triad Semiconductor about how you can dramatically reduce design costs and complexity even more. In this second epsiode of our 3-part Chalk TalkHD series, Amelia and Reid tell you how to save up to 99% on your design Gruss Holger.
@Holger: Das ist für analog/digitale Signalverarbeitungsgeschichten (Mixed Signal) - nicht für die Rechenleistungsklasse die Du für'n gescheites(!) Linux brauchst ;-)
PS: Ist aber natürlich dennoch eine Interessante Sache :-)
Lothar Miller schrieb: > Mann kann mehrere CPU-Kerne in einem FPGA realisiseren, daran ist dann > aber nichts virtuell. Insofern richtig, ja, aber das "virtuell" bezieht sich darauf, dass später im Zielsystem die CPUs in anderer Weise realisiert werden. Getestet werden soll ja die Funktion der Interaktion der Cores und nicht die Cores oder deren Implementierung. Letztlich gehen wir davon aus, dass die Dinge, so wie sie im FPGA funktionieren, später auch im ASIC funktionieren (sollen).
Georg B. schrieb: > Insofern richtig, ja, aber das "virtuell" bezieht sich darauf, dass > später im Zielsystem die CPUs in anderer Weise realisiert werden. > Getestet werden soll ja die Funktion der Interaktion der Cores und nicht > die Cores oder deren Implementierung. Sicher geht eine Menge. Du musst wissen, was ist zum Schluss der Schiedsrichter für eine Abnahme, sonst ist das ein Faß ohne Boden. Einmal willst du vier Cores und jetzt sind die Interaktionen dir wichtig. Dann doch mehr die Peripherie testen. Es werden zu Testen von Designs für ASIC FPGAs eingesetzt. Das sind diese Boards mit so vielen schweineteuren FPGAs.
Bei dem Stichwort muss ich unwillkü+rlich wieder an diese 10x10 Matrix aus FPGAs von der Firma Enterpoint denken. War aus Spartan 3 DSP FPGAs erstellt, meine ich. Immerhin mit der Webversion programmierbar. :-)
Ich kann schon nachvollziehen, warum der eine oder andere FPGA-Experte hier Bedenken hat, wegen der Vorgangsweise. Leider ist es so, dass wir uns das nur begrenzt aussuchen können. Da stecken zum Teil Kundenvorgaben dahinter. Ein realer Cluster aus inzwischen 16 Bausteinen wurde in einer 4x4-Matrix aufgesetzt und zum Laufen gebracht. Die Plattform ist ein Stratix GX Entwicklungsboard. Die dafür benötigte VHDL zum Verlinken der Bausteine wurde extern entwickelt.
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