Moin Moin, Ich bin blutiger Anfänger in VHDL und bitte schon vorab um Nachsicht. Ein CAN-HUB mit 4-8 Ports soll in einem CPDL XC9536 implementiert werden. Dazu habe ich mit Xilinx ISE eine Schaltung entworfen und möchte diese nun simulieren. Sie soll als Modul genutzt werden um später damit den CAN-HUB und ein paar Zusatzfunktionen zu realisieren. Die Schaltung kann auch ein ganzer Blödsin sein, aber das wird mir ja hoffentlich der Simulator später zeigen :-) Mein aktuelles Problem liegt darin, dass ich in Isim nur die Ein- /Ausgangssignale sehen kann. Signale die innerhalb der Schaltung laufen werden als "Unbestimmt" angezeigt. Ich habe leider keine Idee, wie ich in dem Test-bench VHDL code z.B. das Signal MYBUS richtig implemetiere damit dies auch angezeigt wird. Über einen Tipp wäre ich sehr erfreut. Herzlichen Dank, Karsten
Karsten K. schrieb: > Ich habe leider keine Idee, wie ich in dem Test-bench VHDL code z.B. das > Signal MYBUS richtig implemetiere damit dies auch angezeigt wird. Verwende ein FF mit Reset (oder schreib richtigen Code auf, da hast Du mehr Freiheiten). Duke
Hallo Duke, Duke Scarring schrieb: > Verwende ein FF mit Reset (oder schreib richtigen Code auf, da hast Du > mehr Freiheiten). > Duke Ich verstehe nicht warum die Verwendung eine FF mit Reset anstatt eines D-FF mein Problem mit dem Isim lösen soll. "Richtiger Code" anstatt ein Schaltbild in verilog umwandeln zu lassen ist sicher besser, keine Frage. Aber auch das würde mein kleines Problem leider auch nicht nicht lösen sondern nur neue aufwerfen denke ich. Für so etwas Kleines, wie im Schaltbild zu sehen, sollte die angebotene Lösung aus dem ISE sicher funktionieren. Danke für deine Mühe, Karsten
Karsten K. schrieb: > Hallo Duke, > > Duke Scarring schrieb: >> Verwende ein FF mit Reset (oder schreib richtigen Code auf, da hast Du >> mehr Freiheiten). >> Duke > > Ich verstehe nicht warum die Verwendung eine FF mit Reset anstatt eines > D-FF mein Problem mit dem Isim lösen soll. Wird es aber. Beim Start der Simulation ist der Zustand des FFs unbekannt ('U'), und damit auch alle Signale die damit verknüpft sind. Da dazu auch die Clock für das FF gehöhrt, bleibt es auf Dauer bei 'U'.
leg mal einen Takt an das FF und keinen gatet clock. gated clock sollte man in synchronen designs vermeiden! dann noch reset verwenden und den FF eindeutige Zustände zuweisen. mfg alex
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