Was macht der Startup CLK?

[Michael (Gast)]

Hi @ all

Ich benutze das Tool "Altium Protel DXP 2004" um mein VHDL-Projekt zu
erstellen. Das Routing wird durch das Tool Xilinx 7.1 erledigt. Wenn ich
dann IMPACT benutze, um das File in den FPGA zu laden, dann bekomme ich
die Fehlermeldung wie im Anhang dargestellt.

Jetzt habe ich schon gelesen, das ich in den Optionen bei ISE 7.1 den
CCLK durch JTAG-Clock ersetzen muss, jedoch kann ich dies nicht machen,
da diese Funktion an ein Projekt gebunden ist. Das Tool "Altium Protel
DXP 2004" führt das Routingtool selbstständig aus, ohne ISE Navigation
zu öffnen, somit habe ich nicht die Möglichkeit diese Einstellungen
vorzunehmen.

1)Was kann ich machen, damit diese Warnung nicht mehr vorkommt?
2)Wozu ist eigentlich der Startup-CLK notwendig?

Der Download funktioniert zwar, aber diese Fehlermeldung möchte ich
nicht außer acht lassen

Grüsse

Michael

[F01Qx (Gast)]

Die Startup-CLK wird benötigt, um die Konfiguration in das FPGA zu laden
(Takt für synchrone Übertragung der Konfigurationsdaten, siehe
Datasheet).
Wenn du das FPGA direkt über JTAG programmierst, ist die Startup-CLK
der JTAG-Takt, wenn die Konfiguration in einem externen
Programmspeicher (z.B. XCF02S) gespeichert ist, ist CCLK der
Startup-Takt.
Mit der Warnung sagt dir IMPACT nur, dass es die Startup-CLK so
geändert hat, dass alles funktioniert, deshalb kannst du die Meldung
ignorieren.