synchrones Ram-Modul imit Verilog.

[peter (Gast)]

Hallo, guten Tag.
Wie wird bitte in Verilog ein synchrones Ram-Modul angelegt?
Ich habe das DE1.

Wenn ich das in Verilog schreibe:
reg [7:0] memory_ram_d [40000:0];
kommt keine Fehlermeldung mit einem irgend welchen Überlauf.
Es wird aber auch kein Ram-Modul angelegt.

Wenn ich das in VHDL schreibe:
Type rom_vec is ARRAY (0 to 8192) OF unsigned(7 downto 0);
signal speicher_vec : rom_vec;
wird ein synchrones Ram-Modul angelegt.

Wenn ich das in VHDL schreibe:
Type rom_vec is ARRAY (0 to 40000) OF unsigned(7 downto 0);
signal speicher_vec : rom_vec;
kommt eine Fehlermeldund von Quartus 13 , das es diese Datenmenge nicht 
schafft.

Wie wird bitte in Verilog ein synchrones Ram-Modul angelegt und warum 
kommt bei 40000 kein Überlauf?

Danke.
Gruss

[peter (Gast)]

Kann raus...
Frage ist geklärt, kann jetzt ein Ram anlegen und es wird auch als 
Baugruppe angezeigt im RTLviever nach dem compilieren mit Verilog.


Gruss

[Cle (Gast)]

peter schrieb:
> Kann raus...
> Frage ist geklärt, kann jetzt ein Ram anlegen und es wird auch als
> Baugruppe angezeigt im RTLviever nach dem compilieren mit Verilog.
>
> Gruss

Und vielleicht noch erzählen wie, dann freut sich der nächste der das 
sucht...

[peter (Gast)]

Aus einer Sammlung von Verilog, funktioniert wunderbar:

module ram_sp_sr_sw (
clk         , // Clock Input
address     , // Address Input
data        , // Data bi-directional
cs          , // Chip Select
we          , // Write Enable/Read Enable
oe            // Output Enable
); 

parameter DATA_WIDTH = 8 ;
parameter ADDR_WIDTH = 13 ;
parameter RAM_DEPTH = 1 << ADDR_WIDTH;

//--------------Input Ports----------------------- 
input                  clk         ;
input [ADDR_WIDTH-1:0] address     ;
input                  cs          ;
input                  we          ;
input                  oe          ; 

//--------------Inout Ports----------------------- 
inout [DATA_WIDTH-1:0]  data       ;

//--------------Internal variables---------------- 
reg [DATA_WIDTH-1:0] data_out ;
reg [DATA_WIDTH-1:0] mem [0:RAM_DEPTH-1];
reg                  oe_r;

//--------------Code Starts Here------------------ 

// Tri-State Buffer control 
// output : When we = 0, oe = 1, cs = 1
assign data = (cs && oe && !we) ? data_out : 8'bz; 

// Memory Write Block 
// Write Operation : When we = 1, cs = 1
always @ (posedge clk)
begin : MEM_WRITE
   if ( cs && we ) begin
       mem[address] = data;
   end
end

// Memory Read Block 
// Read Operation : When we = 0, oe = 1, cs = 1
always @ (posedge clk)
begin : MEM_READ
  if (cs && !we && oe) begin
    data_out = mem[address];
    oe_r = 1;
  end else begin
    oe_r = 0;
  end
end

endmodule

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

peter schrieb:
> Wenn ich das in VHDL schreibe:
> Type rom_vec is ARRAY (0 to 40000) OF unsigned(7 downto 0);
> signal speicher_vec : rom_vec;
> kommt eine Fehlermeldund von Quartus 13 , das es diese Datenmenge nicht
> schafft.
Der Cyclone2 auf dem DE1 hat 52 M4K RAM-Blöcke mit je 4kbit, also 
insgesamt 240kbit. Du willst im VHDL Code 8*40001 Bits, also 320kb. 
Fazit: dein FPGA kann dir das, was du willst, nicht geben. Das wird dann 
auch mit Verilog nicht gehen.

Weil du aber im Verilog Code nur 2**13*8 Bits, also 8192*8 Bits = 65kb 
willst, geht das natürlich...

Denn eines ist klar: wenn es mit Verilog geht, dann geht es auch mit 
VHDL. Es ist ja die selbe Hardware!

[peter (Gast)]

Ja, danke für die Info.

Wenn ich das in Verilog schreibe:
---------------------------------
reg [7:0] memory_ram_d [40000:0];
---------------------------------
kommt keine Fehlermeldung mit irgend welchen Überlauf.
Es wird aber auch kein Ram-Modul angelegt.

Wird der Überlauf vom Compiler nicht erkannt?
Wo werden da die Bytes angelegt, ist hier das herhalten identisch mit 
einem optischen RAM welches angelegt wird beim anderen Verfahren?

Der Nachteil von diesem RAM :

module ram_sp_sr_sw (
clk         , // Clock Input
address     , // Address Input
data        , // Data bi-directional
cs          , // Chip Select
we          , // Write Enable/Read Enable
oe            // Output Enable
); 

parameter DATA_WIDTH = 8 ;
parameter ADDR_WIDTH = 13 ;
parameter RAM_DEPTH = 1 << ADDR_WIDTH;

//--------------Input Ports----------------------- 
input                  clk         ;
input [ADDR_WIDTH-1:0] address     ;
input                  cs          ;
input                  we          ;
input                  oe          ; 

//--------------Inout Ports----------------------- 
inout [DATA_WIDTH-1:0]  data       ;

//--------------Internal variables---------------- 
reg [DATA_WIDTH-1:0] data_out ;
reg [DATA_WIDTH-1:0] mem [0:RAM_DEPTH-1];
reg                  oe_r;

//--------------Code Starts Here------------------ 

// Tri-State Buffer control 
// output : When we = 0, oe = 1, cs = 1
assign data = (cs && oe && !we) ? data_out : 8'bz; 

// Memory Write Block 
// Write Operation : When we = 1, cs = 1
always @ (posedge clk)
begin : MEM_WRITE
   if ( cs && we ) begin
       mem[address] = data;
   end
end

// Memory Read Block 
// Read Operation : When we = 0, oe = 1, cs = 1
always @ (posedge clk)
begin : MEM_READ
  if (cs && !we && oe) begin
    data_out = mem[address];
    oe_r = 1;
  end else begin
    oe_r = 0;
  end
end

endmodule

ist, das er nur durch eine Drahtsteuerung zugänglich/funktionsfähig ist, 
gegenüber dem optischn RAM in VHDL, welches als Software(Befehl) 
gesteuert wird.


Danke.
Gruss

[peter (Gast)]

Habe jetzt eine Lösung gefunden um ein RAM anzulegen und mit Daten 
füllen, die mit geladen werden, das RAM wird auch angezeigt im 
RTL-Viewer und auch die Memorysanzahl werden angezeigt:

module rom_file (
input clk ,
output [7:0] led_g   
);

reg [13:0] address;
reg [7:0]  data; 
reg [31:0] cnt;
//reg [7:0]  mem [0:255] ;  
          
(* ram_init_file = "test-bin.hex" *) reg [7:0] mem [254:0];
//initial begin
//  $readmemb("test-bin.txt", mem); 
//end

always @(posedge clk) 
begin
  if (cnt==20000000)
    begin
      address=address+1;
      data=mem[address];
      cnt=0;
    end
  else  
    cnt <= cnt+1;
end

assign led_g = data;

endmodule

Geladen werden Daten als Intel-Hex :
(* ram_init_file = "test-bin.hex" *) reg [7:0] mem [254:0];
ein mem braucht nicht extra angelegt werden, ist mit im Befehl.

oder als Binäre-Reihen:
initial begin
  $readmemb("test-bin.txt", mem);
end
da muss vorher aber ein mem angelegt werden :
reg [7:0]  mem [0:255] ;

hier das Format:
11111111
10000001
11111111
10000001
11111111
11110101
11001110
10010100

Gruss