Hallo Leute, ich verwendet auf Topsheetebene immer noch den ISE Schematic Editor. Hinter den Modulen steckt natürlich VHDL Quellcode. Jedoch behalte ich einen besseren Überblick über meine Projekte wenn ich das Topsheet als Schematic gestalte. Dies möchte ich weiter so machen. Jedoch weiß ich nicht wie ich den Bug mit der Wire-Beschriftung umgehen kann. Ich richte alle Beschriftungen schön aus speicher es und wenn ich das Projekt wieder lade dann sind die Beschriftungen immer so verschoben. (siehe Screenshot) liegt das vielleicht am Raster? Wie kann ich es verhindern? Die Beschriftung von B_CAMERA_FIFO_1_WRITE_ADDR(10:0) ist z.B. so wie ich es gerne hätte.
Angehängte Dateien:
-
ISE_Error.png
16 KB
Hängt es vielleicht damit zusammen das ich als schriftgröße 16 anstelle von 28 benutze?
Bei mir passiert das nicht; ich benutze die ISE 10.1. und ISE 14.7. Aber in der ISE treten immer mal wieder Merkwürdigkeiten auf. In der ISE 14.7 bekomme ich den Ausfruck nicht größer als A3 :-(. In der 10.1 ging A2. Also keine Panik, es liegt möglicherweise nicht an dir.
Ich hatte dies aber schon in allen Versionen. Ich will aber nicht jedes mal die Leitungen wieder ausrichten das macht einen menge Arbeit und so kann man es doch nicht wirklich lassen :-)
Der Schematic Editor ist so mit Bugs verseucht ich könnte in die Maus an die Wand schmeißen. Nun wind alle Bezeichnungen auf den Wires weg.
Ich finde die Mischung aus Schematic und VHDL gut. Das finde ich deutlich übersichtlicher als nur Code. Aber jedem das seine.
Johann schrieb: > Ich finde die Mischung aus Schematic und VHDL gut. Das finde ich > deutlich übersichtlicher als nur Code. Aber jedem das seine. Ein Vorteil von VHDL/Verilog 'only': Du kannst leichter die Plattform wechseln. Schematic von z.B. X ist halt nur zu Schematic von X kompatibel... Deshalb mache ich alles in 'ASCII' und male lieber ein Blockdiagramm extra in Visio oder Inkscape
Meistens wird die Doku doch aus Zeitgründen nicht aktualisiert und Verilog benötige ich auch nicht. aber zurück zum Thema weis denn keiner wie ich das verhindern kann?.
Johann schrieb: > Der Schematic Editor ist so mit Bugs verseucht Die gesamte Xilinx Tool Chain ist mit bugs verseucht! Auf einem Seminar von PLC2 verkündete der Vortragende mal verschmitzt, das sei Strategie, um die Zahl der Designer, die Probleme beim Entwicklen bekommen zu erhöhen und damit mehr kostenpflichtige Anfragen an den Support zu generieren, der dann seinerseits die Leute erstmal in die Irre schickt und dass von diesem Umstand viele Firmen wie die seine bestens leben können. War wohl nicht 100% Ernst gemeint aber auch er rät klar von der ISE und dem Grafikgepinsele ab. Bekam auch viel Applaus. Ich kann es auch immer noch nicht begreifen, warum überhaupt noch Entwickler existieren, die mit dem Zeug arbeiten wollen (bzw "muessen"), wo es doch Drittanbieter für HDL-Verwaltung und -synthese in Massen gibt. Wenigstens diese dämliche IDE sollte man sich sparen und sein VHDL einfach Xilinx-unabhängig (soweit möglich) schreibt und die grafische Doku per Hand macht, damit es auch für andere FPGAs passt. Wir haben in der Firma sicher 10 Projekte, wo nahezu ein und dieselbe VHDL in mehreren PCBs verwendet wird und auf Altera umgestellt wird, während aus Kompatiblitätsgründen Xilinx beibehalten wird. Deshalb werden die Designs herstellerunabhägig gepflegt. Keine Sau käme auf die Idee, jedesmal zwei Editoren aufzumachen und bei Altera oder gar Xilinx die Symbole zu ändern und Striche zu malen. Das ist grobe Zeitverschwendung. Bei jedem Update der IDE ist mit neuen bugs und Importproblemen zu rechnen. Ich mache stattdessen einfach die gezeichnete Grafik auf (Word Draw), male eine Leitung rein und schreibe dran, warum es geändert wurde. Dann wird das archiviert und in Subversion eingecheckt mitsamt einer Änderungsliste. Dann wird das in VHDL nachgezogen - je nach Bedarf im logischen layer oder in den beiden physischen Topleveln für beide Bausteine. Änderungsaufwand für eine komplette Busumverdrahtung mit Interfacetausch zuletzt 1.5 Stunden. Schliesslich wird es als vorher - nachher in DPF gedrückt und eingescheckt. Dannn kann jeder mit einem Klick sehen, worin sich die Varianten unterscheiden. Mit der blöden Malerei in Xilinx kann man viele Stunden verbringen und kommt zu keinem Ende, weil einem rechts was kaputt geht, wenn man links was ändert. Xilinx hat ja auch schon seit Jahren funktionell nichts mehr an der IDE gemacht, obwohl viele offensichtliche Fehler enthalten sind. Beitrag "FPGAs grafisch programmieren - eine Analyse" Beitrag "FPGAs grafisch programmieren - eine Analyse"
Johann schrieb: > Meistens wird die Doku doch aus Zeitgründen nicht aktualisiert Vollkommener Schwachsinn! - zuerst wird die Anforderung generiert (Gespräch) - dann wird sie eingegossen (Pflichtenheft) - dann wird sie umgesetz (Design-Spec) - dann wird sie programmiert (Notepad) - dann wird sie verifiziert (Simulation) - dann wird sie getestet (ChipScope) - dann wird sie integriert (physischer Komponententest) - dann wird sie dokumentiert (Testprotokoll einchecken) Die Doku wird also ERST geändert und dann wird losprogrammiert, wie sollen denn sonst alle auch dasselbe Ziel zulaufen (Die Firmwareleute müssen ja auch was programmieren, anpassen). Was für eine Bastelbude seid ihr? Verschwende nicht soviel Zeit mit dem ISE Editor, dann hast du massig Zeit in einer Doke drei Sätze reinzuschreiben und 5 Stiche zu malen.
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- zuerst wird die Anforderung generiert (Gespräch)
- dann wird sie eingegossen (Pflichtenheft)
- dann wird sie umgesetz (Design-Spec)
- dann wird sie programmiert (Notepad)
- dann wird sie verifiziert (Simulation)
- dann wird sie getestet (ChipScope)
- dann wird sie integriert (physischer Komponententest)
- dann wird sie dokumentiert (Testprotokoll einchecken)
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VHDL Polizei schrieb im Beitrag #3818702: > Was für eine Bastelbude seid ihr? In so einer Arbeite ich auch. Als einziger FPGA Mensch kann ich aber meine Abläufe selber definieren und einhalten, fast unabhängig von den anderen Abteilungen. Macht schon spass, wenn die Leute immer wieder vermuten dass es ev. ein Bug im FPGA ist, und ich ihnen dann sehr oft das Gegenteil beweisen konnte (Aufgrund meiner Doku oder der Testbenchabdeckung etc.) :-) VHDL Polizei schrieb im Beitrag #3818697: > Ich kann es auch immer noch nicht begreifen, warum überhaupt noch > Entwickler existieren, die mit dem Zeug arbeiten wollen (bzw "muessen"), > wo es doch Drittanbieter für HDL-Verwaltung und -synthese in Massen > gibt. Ich war einmal so frech und habe einen Antrag gestellt um eine Simulatorlizenz zu kaufen inkl. Erweiterungen (Code/Expression Coverage) um einen Anhaltspunkt zu haben, ob ich mich, mein Design, meine Fehler und meinen Testplan genug getestet habe. Kosten waren kleiner als ein Monatslohn von mir. Da wurde fröhlich gespart, egal was ich für Argumente brachte.
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