Es wird nicht beim Sync_Ram auf "we<='0' geschaltet.

[peter (Gast)]

Hallo, guten Tag.
Ich habe hier ein Sync_ram erstellt und möchte damit neue Daten 
reinscheiben über RS232.
Es funktioniert soweit, das ich die Datenübertragung an der LED_G sehen 
kann.
Ich fülle Daten von 1-255 rein. Die LED_G zählt hoch.
Hiermit werden die Daten geladen:
------------------------------
if RX_en = '1'  then
we<='1';
address <= conv_std_logic_vector(conv_integer(addr),8);
addr <= addr+1;
datain <= RX_Data;
end if;
------------------------------
Wenn we<='1' ist gesetzt werden Daten übertragen.

Frage: Wie komme ich in den neuen we<='0' Status?
Wenn ich hiermit setze :
---------------------------
if sw(1)='1' then
addr<=0;
we<='0';
end if;
--------------------------
kommt keine Reaktion, auch kann ich weiterhin Daten laden von RS232, es 
ist kein we<='0'.

Wo liegt der Fehler im VHDL ?

Danke.

Gruss

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use ieee.std_logic_arith.all;

entity c_sync_ram is 
 Generic ( Quarz_Taktfrequenz : integer := 50000000;  
           Baudrate           : integer := 19200 
          );  

port(
  clock : in  std_logic;
  led_g : out STD_LOGIC_VECTOR(7 downto 0);
  sw    : in  STD_LOGIC_VECTOR(2 downto 0);
  RXD   : in   STD_LOGIC
  ); 
end c_sync_ram; 
            
architecture Behavioral of c_sync_ram is

type rx_state_t is (IDLE, BUSY, READY);
signal rx_state : rx_state_t := IDLE;
signal rxd_sr   : std_logic_vector (3 downto 0) := "1111";         
signal rxsr     : std_logic_vector (7 downto 0) := "00000000";    
signal rxbitcnt : integer range 0 to 9 := 9;
signal rxcnt    : integer range 0 to (Quarz_Taktfrequenz/Baudrate)-1; 
signal rx_en    : STD_LOGIC :='0';
signal RX_Data  : STD_LOGIC_VECTOR (7 downto 0);  

signal we      : STD_LOGIC;
signal address : std_logic_vector (7 downto 0);
signal datain  :   std_logic_vector (7 downto 0);
signal dataout :  std_logic_vector (7 downto 0);

signal addr : integer range 0 to 255 := 0; 
signal data : integer range 0 to 255 := 129; 
signal cnt : integer range 0 to 50000000 := 0; 

component sync_ram port(
  we      : in STD_LOGIC; 
  address : in std_logic_vector (7 downto 0);
  datain  : in std_logic_vector (7 downto 0);
  dataout : inout std_logic_vector (7 downto 0);
  clock   : in  std_logic
 );
end component;

begin
io1 : sync_ram  port map(we,address,datain,dataout,clock);

process
begin
  wait until rising_edge(clock); 
  rxd_sr <= rxd_sr(rxd_sr'left-1 downto 0) & RXD;
  RX_en  <= '0';
  
  case rx_state is
    when IDLE => 
      if (rxd_sr(3 downto 2) = "10") then                 
        rxcnt    <= ((Quarz_Taktfrequenz/Baudrate)-1)/2; 
        rxbitcnt <= 0;
        rx_state <= BUSY;
      end if;
    when BUSY =>
      if (rxbitcnt<9) then  
        if(rxcnt<(Quarz_Taktfrequenz/Baudrate)-1) then 
          rxcnt    <= rxcnt+1;
        else
          rxcnt    <= 0; 
          rxbitcnt <= rxbitcnt+1;
          rxsr     <= rxd_sr(rxd_sr'left-1) & rxsr(rxsr'left downto 1); 
        end if;
      else
        rx_state <= READY;
      end if;
    when READY =>
      RX_Data  <= rxsr;
      rx_state <= IDLE; 
      RX_en    <= '1';           
  end case;
end process;  

process(clock)
begin
  if rising_edge(clock) then
    if RX_en = '1'  then 
      we<='1';    
      address <= conv_std_logic_vector(conv_integer(addr),8);  
      addr <= addr+1; 
      datain <= RX_Data;
    end if;
    
    if (cnt<20000000 ) and sw(0)='1' then        
      cnt <= cnt+1;     
    else  
      cnt <= 0;
      if addr <= 255 then
        addr<=addr+1;      
        address <= conv_std_logic_vector(conv_integer(addr),8);  
      end if;  
    end if;  
  end if;
   
  if sw(1)='1' then
    addr<=0;
    we<='0';
  end if; 
  
end process;  

led_g<=dataout;
end Behavioral;


--------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.Numeric_Std.all;

entity sync_ram is
  port (
    clock   : in  std_logic;
    we      : in  std_logic;
    address : in  std_logic_vector (7 downto 0);
    datain  : in  std_logic_vector (7 downto 0);
    dataout : out std_logic_vector (7 downto 0)
  );
end entity sync_ram;

architecture RTL of sync_ram is

type ram_type is array (0 to 255) of std_logic_vector(0 to 7);
signal ram : ram_type :=(
  x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", 
  x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", 
  x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", 
  x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", 
  x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", 
  x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", 
  x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", 
  x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", 
  x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", 
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  x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", 
  x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", 
  x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", 
  x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", 
  x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", 
  x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", 
  x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", 
  x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", 
  x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", 
  x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", x"00", 
  x"00", x"00", x"00", x"00", x"00", x"00" );

signal read_address : std_logic_vector (7 downto 0);
  
begin

process(clock) is
begin
  if rising_edge(clock) then
    if we = '1' then
      ram(to_integer(unsigned(address))) <= datain;   
    end if;   
      read_address <=address;    
  end if;
end process;

dataout <= ram(to_integer(unsigned(read_address)));
end architecture RTL;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

  :
  end if;
   
  if sw(1)='1' then
    addr<=0;
    we<='0';
  end if; 
  
end process;

Huah!
Ein versteckter asynchroner Reset, das hat was. Machs doch wenigstens 
so:

  :
    if sw(1)='1' then
      addr<=0;
      we<='0';
    end if; 
  end if;
 
end process;

Das wird den Fehler nicht beheben, ergibt aber (abgesehen vom nicht 
einsynchronisierten sw) ein synchrones Design.

zum eigentlichen "Problem":
Hast du dir mal dein we-Signal auf einer LED angezeigt? Wird das 
tatsächlich nicht 0?

[uwe (Gast)]

Probiers mal mit gemüt.. ner Statemachine.

[Michael A. (michiavelli)]

peter schrieb:
> kommt keine Reaktion

Hast sw(1) denn im ucf-File überhaupt mit einem Schalter oder Button 
verbunden? Das vergisst man schnell mal...

[peter (Gast)]

-----------------------
Ein versteckter asynchroner Reset, das hat was. Machs doch wenigstens
----------------------

Danke. Das wars zum Teil. Hatte ich gar nicht gesehen das er ausserhalb 
lag. Jetzt funktioniert es mit dem Schalten auf die 0-Adresse.

Habe jetzt die Abfrage :
"if addr <= 255 then" entfernt und da die "we<='0'" reingesetzt. Jetzt 
funktioniert es das w<='0' angenommen wird.

Danke.

Gruss

[peter (Gast)]

---------------------------
Jetzt funktioniert es das w<='0' angenommen wird.
--------------------------

Es werden jetzt die Daten gelesen und an der Led_G angezeigt.
Vorher war bei Zählen stillstand.

Gruss