Synchroner Rest will nicht (Spartan 3e)

[Patrick B. (p51d)]

Hallo

Ich stehe mal wieder vor einem undefinierbaren VHDL Problem: Ich möchte 
ein kleiner Empfänger für ein EM4095 bauen, doch leider läuft nicht 
einmal der Reset.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
USE ieee.numeric_std.ALL;

entity EM4095_Reader is
   Generic (
    delay_cnt_max : integer := 2500000);
    
    Port ( reset : in  STD_LOGIC;
           clk2 : in  STD_LOGIC;
           Demod : in  STD_LOGIC;
           RDY_CLK : in  STD_LOGIC;
           nMOD : out  STD_LOGIC;
           nSHD : out  STD_LOGIC;
        row_0 : out STD_LOGIC_VECTOR(3 downto 0);
         row_1 : out STD_LOGIC_VECTOR(3 downto 0);
         row_2 : out STD_LOGIC_VECTOR(3 downto 0);
         row_3 : out STD_LOGIC_VECTOR(3 downto 0);
         row_4 : out STD_LOGIC_VECTOR(3 downto 0);
         row_5 : out STD_LOGIC_VECTOR(3 downto 0);
         row_6 : out STD_LOGIC_VECTOR(3 downto 0);
         row_7 : out STD_LOGIC_VECTOR(3 downto 0);
         row_8 : out STD_LOGIC_VECTOR(3 downto 0);
         row_9 : out STD_LOGIC_VECTOR(3 downto 0);
        testport : out std_logic_vector(7 downto 0));
end EM4095_Reader;

architecture Behavioral of EM4095_Reader is
begin

  process(clk2)
  begin
    if rising_edge(clk2) then    
      -------------------------------------------------------------------------
      -- Reset
      -------------------------------------------------------------------------
      if (reset = '1') then
        testport <= (others => '0');
        
      -------------------------------------------------------------------------
      -- Normaler Betrieb
      -------------------------------------------------------------------------
      else
        testport <= "10101010";
      end if;
    end if;
  end process;
end Behavioral;

Die Ledanzeige (testport) bleibt konstant auf "10101010" und wechselt 
nie, egal ob ich den Taster drücke, oder ein Schalter nehme oder sonst 
was. Wo ist hier mein Fehler?
Eigentlich wäre noch eine ganze Statemachine dabei, doch die habe ich 
mitlwereile komplett auskommentiert und der Reset läuft immer noch 
nicht.
Bei der Synthese gibts zwar irgendwelche Warnungen (optimierung von 
testport, da gewisse Bits konstant sind) aber in der Simulation läufts 
und anhand der Beispiele sollte das doch richtig sein?

Besten Dank
Gruss
Patrick

[Ottmar (Gast)]

Der Reset liegt auch auf dem richtigen Pin?

[Patrick B. (p51d)]

NET "Reset"  LOC = "K17" | PULLDOWN  | IOSTANDARD = LVCMOS33 ;

Der ist 100% richtig, da das selbe Reset-Signal auf anderen Modulen im 
gleichen Schema asynchron wunderbar funktioniert. Es läuft auch, wenn 
ich im Prozess einfach eine if-else abfrage auf den Reset mache 
(ausserhalb von if rising_ege(clk2)), nur synchron in der if-Bedingung 
des Clk gehts nicht.

[daniel__m (Gast)]

Patrick B. schrieb:
> nur synchron in der if-Bedingung
> des Clk gehts nicht.

ist der Takt vorhanden? Oder steht der während des Resets auch?

[Patrick B. (p51d)]

Ach, darauf hätte ich auch kommen können.
Ich habe mir die 50MHz heruntergeteilt, damit der Logikanalyzer nicht so 
schnell abtasten muss. Und dieser Vorteiler hat natürlich auch einen 
Reset und blockiert den neuen Clock.
Danke, Problem gelöst. Wenigstens weiss ich jetzt, dass meine 
Überlegungen nicht ganz falsch waren.

[Jonny (Gast)]

Das hättest du in einer Simulation gesehen

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Jonny schrieb:
> Das hättest du in einer Simulation gesehen
Ich behaupte: Nein. Denn schon auf den ersten Blick sieht man, dass das 
Problem nicht im VHDL-Code sein kann. Dann kommt es darauf an, wie gut 
die Umgebung moddelliert ist. Und ich bin mir sicher, dass das Modell 
nicht hinreichend gewesen wäre, um die verdrehten Parameter (gegateter 
heruntergeteilter Takt) mit abzubilden.

[Markus F. (Gast)]

Jonny schrieb:
> Das hättest du in einer Simulation gesehen
Den Vorteiler, also dessen Resetverhalten, simuliert aber mancher 
Simulator auch nicht richtig ...

[Jonny (Gast)]

>simuliert aber mancher Simulator auch nicht richtig ...

In welcher Hinsicht?

[Markus F. (Gast)]

Wer er nur die Logik des Buffers / der PLL simuliert, nicht aber deren 
Physik. Dass sie nicht startet, simuliert er z.B. nicht. Umgekehrt habe 
ich massenhaft Beispiele, wo die Simulation bei Verwendung eines 
originalen Xilinx PLL Modells (CoreLib) nicht ging, (weder mit ISIM noch 
mit MODELSIM) real der Baustein aber prima funzte.