VHDL einfacher up/down Counter

[Toni H. (Gast)]

Hallo zusammen,
ich bin VHDL Einsteiger und programmiere erst seit kurzer Zeit 
damit(Uni).
Ich möchte auf meinem Altera FPGA DE1 Board eine Laufschrift auf den 
Siebensegmentanzeigen ausgeben, die immer von links nach rechts und von 
rechts nach links hin und her pendelt. Dies möchte ich unter anderem 
gerne mit einem Counter probieren.

Hier mal mein Counter-Code:

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity Up_Down is
  port (clk : in std_logic;
      enable: in std_logic;  
      up_down :in  std_logic; 
  pos: out std_logic_vector (2 downto 0));
end Up_Down;


architecture Verhalten of Up_Down is 
  signal modulo: natural range 0 to 7;
begin

  process (all) begin
    
    if rising_edge (clk) then
      if enable = '1' then    
        if (up_down = '1') then
          modulo <= modulo + 1;
            pos <= not std_logic_vector (to_unsigned(modulo + 1, 3));  
        else
            modulo <= modulo - 1;
            pos <= not std_logic_vector (to_unsigned(modulo - 1, 3));
        end if;  
      end if;
    end if;  
  end process;
  
end Verhalten;

"enable" ist hierbei ein Signal dass nur jede 5. Taktperiode aktiv ist.
Der Counter steuert einen Decoder an (über pos) der die verschiedenen 
Stellungen auf den Anzeigen ausgibt.

Leider läuft meine Laufschrift immer nur von links nach rechts und 
pendelt nicht. Vll. kann mir der eine oder andere ein paar nützliche 
Tipps geben. Wie gesagt ich bin noch ein sehr früher Einsteiger ;)

[peter (Gast)]

....ist es das ganze VHDL....?

Gruss

[Valko Z. (hydravliska)]

Dur erwartest dass "modulo" überläuft und wieder von 0 anfängt. Dieser 
Verhalten kannst du durch ein UNSIGNED erreichen.

Also einfach NATURAL mit UNSIGNED(2 downto 0) austauschen. Mit NATURAL 
solltest du ein Fehlermeldung in der Simulation bekommen wenn "modulo" 
von 7 auf 8 wechseln sollte.

Und am besten "CLK" anstatt "ALL" in der Sensitivity List vom Prozess 
eintragen.

Gruss

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Toni H. schrieb:
> process (all) begin
Gewöhn dir das Denken lieber nicht ab...

> und pendelt nicht
Was sollte da "pendeln", die Richtung kommt ja von aussen. Fazit: das 
Problem ist nicht im geposteten Code.

> Vll. kann mir der eine oder andere ein paar nützliche Tipps geben.
Simuliere das Design.

[Toni H. (Gast)]

peter schrieb:
> ....ist es das ganze VHDL....?
>
> Gruss

Hallo Peter

nein das ist nicht mein gesamter Code. Ich habe gedacht mein Fehler 
liegt genau in diesem Bereich.

Hier mein gesamter Code:

library ieee;
use ieee.std_logic_1164.all; -- wg. des Datentyps std_logic_vector

entity fpga is
  port (  clock_50:            in std_logic;
        up_down :            in  std_logic;
        hex3, hex2, hex1, hex0:   out std_logic_vector (6 downto 0)     -- 7S-Anzeigen
  );
end fpga;

architecture Struktur of fpga is
  signal enable: std_logic;
  signal pos:   std_logic_vector (2 downto 0);
  signal wort: std_logic_vector (7 downto 0);
  begin
    t:  entity work.Teiler     generic map (50_000_00)
                      port map (clock_50, enable);
    u:  entity work.Up_Down   port map (clock_50, enable, up_down, pos);
    l:  entity work.Lauftext   port map (pos,wort);
    d3: entity work.Dec       port map (wort(7 downto 6), hex3);
    d2: entity work.Dec       port map (wort(5 downto 4), hex2);
    d1: entity work.Dec       port map (wort(3 downto 2), hex1);
    d0: entity work.Dec       port map (wort(1 downto 0), hex0);
end Struktur;

Frequenzteiler:

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;


entity Teiler is
  generic (n: positive);
  port     (clk : in std_logic ;
        enable: out std_logic);
end Teiler;
  
architecture Verhalten of Teiler is
  signal z: natural range 0 to n-1;
begin
  process (all) begin

    if rising_edge(clk) then 
      if z >= n - 1 then
        enable <= '1';
        z <= 0;
      else
        enable <='0' ;
        z <= z + 1;
      end if;
    end if ;
  end process;
  
end Verhalten;

Decoder:

library ieee;
use ieee.std_logic_1164.all;

entity Dec is 
  port  (c: in std_logic_vector (1 downto 0);
      hex: out std_logic_vector (6 downto 0)
  );
end Dec;

architecture Verhalten of Dec is
begin
    
    hex  <="1000111" when c="00" else
          "1000000" when c="01" else
         "0001100" when c="10" else
         "1111111" when c="11";

end Verhalten;

Lauftext:

library ieee;
use ieee.std_logic_1164.all;

entity Lauftext is 
  port  (c: in std_logic_vector  (2 downto 0);
       x: out std_logic_vector (7 downto 0)
  );
end Lauftext;

architecture Verhalten of Lauftext is
begin
  process (all) begin
  
    case c is
      when "000" => x <= "11111111";
      when "001" => x <= "11111100";
      when "010" => x <= "11110001";
      when "011" => x <= "11000101";
      when "100" => x <= "00010110";
      when "101" => x <= "01011011";
      when "110" => x <= "01101111";
      when "111" => x <= "10111111";
    end case;
    
  end process;

end Verhalten;

Und der Counter wie oben schon beschrieben.
Es wird das Wort "LOOP" von links nach rechts laufend ausgegeben. Es 
sollte aber von links nach rechts und von rechts nach links laufen also 
"pendeln"

[Toni H. (Gast)]

Valko Zapalko schrieb:
> Dur erwartest dass "modulo" überläuft und wieder von 0 anfängt.
> Dieser
> Verhalten kannst du durch ein UNSIGNED erreichen.
>
> Also einfach NATURAL mit UNSIGNED(2 downto 0) austauschen. Mit NATURAL
> solltest du ein Fehlermeldung in der Simulation bekommen wenn "modulo"
> von 7 auf 8 wechseln sollte.
>
> Und am besten "CLK" anstatt "ALL" in der Sensitivity List vom Prozess
> eintragen.
>
> Gruss

Hallo Valko Zapalko,

wenn ich NATURAL mit UNSIGNED (2 down to 0) ersetzte erhalte ich einen 
Error. Ich komm nur nicht drauf weshalb?!

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Toni H. schrieb:
> Ich komm nur nicht drauf weshalb?!
Der Fehlertext hat sicher eine gewisse Aussagekraft...

[Toni H. (Gast)]

Lothar Miller schrieb:
> Toni H. schrieb:
>> Ich komm nur nicht drauf weshalb?!
> Der Fehlertext hat sicher eine gewisse Aussagekraft...

Hallo Lothar Miller,

ups ich habe mir den Fehlertext jetzt genau angeschaut und erfolgreich 
NATRUAL durch UNSIGNED (2 downto 0) ersetzt. Leider verstehe ich noch 
immer nicht weshalb meine Laufschrift nicht pendelt. =(

Gruss

[Lattice User (Gast)]

Es pendelt nicht weil das up_down signal sich nicht ändert. Wo kommt 
dieses her?

[Valko Z. (hydravliska)]

Hallo Toni

der beste Tipp kamm vom Lothar - simuliere dein Design. Bist du schon 
soweit?


Gruss