Hallo zusammen,
ich habe hier ein FPGA Design das nach dem Kompilieren ein paar
Warnungen und zwei kritische Warnungen enthält. Im aktuellen Zustand ist
das Design nicht lauffähig, wobei ich noch nicht sagen kann ob diese
kritischen Warnungen dafür verantwortlich sind.
Leider bin ich bei der Behebung der kritsichen Warnungen gerade
überfragt.
Es wird angegeben, dass Datenbits nicht zwischen zwei Clock-Domains
synchronisiert wurden.
Da ich jedoch zwischen allen Domains eine Synchronisierung durchführe
"kann das nicht der Fall sein". Zudem sind die angegebenen Signale
Bestandteil von IP-Cores, welche mit dem MegaWizard erzeugt wurden
(ALTMEM_INIT).
Hier die "Komponenten-Beschreibung":
1 | component main_ram_init
|
2 | PORT
|
3 | (
|
4 | clock : IN STD_LOGIC ;
|
5 | init : IN STD_LOGIC ;
|
6 | dataout : OUT STD_LOGIC_VECTOR (17 DOWNTO 0);
|
7 | init_busy : OUT STD_LOGIC ;
|
8 | ram_address : OUT STD_LOGIC_VECTOR (10 DOWNTO 0);
|
9 | ram_wren : OUT STD_LOGIC
|
10 | );
|
11 | end component;
|
Ich verwende Altera Quartus II 13.1 und mein Design ist in VHDL
implementiert.
Die Synthese ist übbrigens erst nach dem Update auf Quartus II 13.1
nicht mehr lauffähig...
Hat mit jemand hier einen Hinweis oder Anhaltspunkt bei dem ich ansetzen
kann um dem Fehler weiter nachgehen zu können?
Im Anhang habe ich einen Screenshot der Meldungen eingefügt...
Vielen Dank!
Kai
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