verilog bufif1 in VHDL?

[Markus F. (mfro)]

Hallo allerseits,

ich bin gerade bei dem Versuch, ein verilog DDR2 model für meine 
Testbench "händisch" nach VHDL zu übersetzen (weil Modelsim anscheinend 
in der Altera-Version keine mixed-language Simulation kann - grrr).

Wie auch immer, beim Umsetzen bin ich auf ein

bufif1

gestoßen.

Ist das tatsächlich nur ein

out <= in WHEN (en = '1') ELSE (OTHERS => "Z");

?

Oder steckt da mehr dahinter?

Danke schon mal!

[Lattice User (Gast)]

Markus F. schrieb:
>
> Ist das tatsächlich nur ein
>

out <= in WHEN (en = '1') ELSE (OTHERS => "Z");

> ?

Im Prinzip ja.
Könnte sich nur für den Fall  in = 0 oder 1, und en = "U" oder "Z" 
unterscheiden. In diesem Falle wird out = in oder "Z" je nach Laune des 
Simulators.

[Markus F. (mfro)]

Danke!

Scheint zu funktionieren.