Testbench / PROCEDURE

[Markus F. (mfro)]

Hallo allerseits,

mal wieder bei der Umsetzung eines Verilog DDR2-Modells in VHDL.

Da hab' ich mir selbst ein Bein gestellt. Im Verilog-Modell waren 
mehrere tasks, die ich als PROCEDURE "übersetzt" habe, ohne dabei zu 
realisieren, daß diese Tasks Signale aus dem Toplevel der Testbench 
setzen müssen.

Das geht natürlich nur, wenn die PROCEDURE innerhalb eines PROCESS 
definiert ist.

So funktioniert's dann auch:

init_proc : PROCESS
   PROCEDURE init IS
   BEGIN
      ...
   END init;
BEGIN
   WAIT UNTIL rising_edge(clk);

   IF r /= '0' THEN
      init;
      r <= '0';
   END IF;
END PROCESS;

Das scheint auch so zu funktionieren. Bloß: "schön" ist anders - anstatt 
einfach die Prozedur aufzurufen, muß ich nun an "r" wackeln, zusätzlich 
das Ding kopieren, wenn ich's in mehreren Prozessen brauche. Irgendwie 
nicht so, wie ich mir das gedacht habe.

Gibt's 'ne "schönere" Möglichkeit?

Danke!

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Markus F. schrieb:
> daß diese Tasks Signale aus dem Toplevel der Testbench setzen müssen.
Wie ist das gemeint? Und warum sollte das eine Procedure nicht können?

[Markus F. (mfro)]

Lothar Miller schrieb:
> Markus F. schrieb:
>> daß diese Tasks Signale aus dem Toplevel der Testbench setzen müssen.
> Wie ist das gemeint? Und warum sollte das eine Procedure nicht können?

Da war ich wohl ein bißchen zu knapp mit meiner Fragestellung, sorry. Es 
handelt sich um ein - ursprünglich von Micron in Verilog geschriebenes - 
DDR2-Modell, das ich gerne als VHDL in meine Testbench einhängen würde. 
So hätt' ich's gern gehabt:

-- stark verkürzt

ENTITY ddr2 IS
   ...
END ENTITY ddr2;

ARCHITECTURE Behaviour OF ddr2 IS
   SIGNAL s1  : INTEGER;
   SIGNAL s2  : INTEGER;

   PROCEDURE init IS
   BEGIN
      s1 <= 0;      -- setzt Signale der ARCHITECTURE
      s2 <= 0;
   END init;
BEGIN
   init;

   -- "Rest" des DDR2-Modells
   ...
END Behaviour;

Quartus frißt das klaglos, aber ModelSim meckert:

# Error: ... : Cannot drive signal "s1" from procedure "init".

und besteht darauf, daß PROCEDUREs, die externe Signale setzen, 
innerhalb eines PROCESS definiert und aufgerufen werden - dann tut's 
(gefällt mir aber aus den o.g. Gründen nicht).

[Sigi (Gast)]

Das mit Signalen und Prozeduren ist komplizierter als
in den meissten Büchern beschrieben.

Dein Problem hängt damit zusammen, dass in einer Prozedur
bzw. in den Subprozeduren potenziell Signal-Attribute beim
Zugriff verwendet werden können, Xilinx' ISE bzw. ISIM
ignoriert das (XSIM dagegen nicht!), ModelSIM hält sich an
die VHDL-Specs (QuartusII akzeptiert es auch, Diamond
ebenfalls?).

Du kannst das Problem glaube ich umgehen, indem du
in einer Prozedur nur auf Signale zugreifst, die in
der Prozedurausrufliste stehen. Bei dir also nicht auf
S1 bzw. S2 zugreifen oder dein INIT in
INIT(signal S1 : inout std_logic; ...) ...
änderst, Aufruf dann entsprechend.

[Markus F. (mfro)]

Sigi schrieb:
> Bei dir also nicht auf
> S1 bzw. S2 zugreifen oder dein INIT in
> INIT(signal S1 : inout std_logic; ...) ...
> änderst, Aufruf dann entsprechend.

Danke.

Das Problem hab' ich (u.A. dank Google-Nachhilfe) schon verstanden, 
bloß:

schöner wird's davon leider auch nicht ;). Ich muß entweder alle 
Signale, die gesetzt werden sollen (das sind an die 100) in die 
Parameterliste packen oder das Ding (mit den damit verbundenen 
Einschränkungen) in einem Prozeß definieren und dort aufrufen.

Meine Frage war, ob's nicht vielleicht doch einen Trick gibt, den ich 
noch nicht probiert bzw. gefunden habe ;).

Die Reset-Task des Modells (die genauso aussieht) war insofern kein 
Problem, als daß die nur an einer Stelle gebraucht wird (da ist das mit 
dem Prozeß kein Ding), "init" wird aber mehrfach aufgerufen und dafür 
such' ich eine "schöne" Lösung.

[Duke Scarring (Gast)]

Markus F. schrieb:
> alle
> Signale, die gesetzt werden sollen (das sind an die 100) in die
> Parameterliste packen
Vielleicht kannst Du Dir mit records das Leben etwas leichter machen.

Duke

[Lattice User (Gast)]

Kann dein Simulator VHDL 2008?

Wenn ja, helfen dir eventuell hierarchische Namen weiter:

https://www.doulos.com/knowhow/vhdl_designers_guide/vhdl_2008/vhdl_200x_ease/#hierarchicalnames

[MarioStinkt (Gast)]

>Es handelt sich um ein - ursprünglich von Micron in Verilog geschriebenes -
>DDR2-Modell, das ich gerne als VHDL in meine Testbench einhängen würde.

Oh je, wer macht denn sowas?

Besorg dir lieber einen Mixed-Mode-Simulator.

[Markus F. (mfro)]

MarioStinkt schrieb:
> Oh je, wer macht denn sowas?

ich.

Das hat mir mehr über VHDL beigebracht als all meine kläglichen Versuche 
zuvor. Mittlerweie bin ich gar nicht mehr böse, daß Modelsim-Altera 
keine Mixed-Mode Simulation kann und ein (fast fertiges) DDR2 Modell 
hab' ich auch...

[Duke Scarring (Gast)]

Ich finde Dein Vorhaben gut. Ich habe damals gekniffen und habe für die 
DDR2-Simulation ISIM verwendet.

Duke

[berndl (Gast)]

jemand wie ich, der @home nur GHDL verwendet, waere auch ganz froh um 
ein DDR2-Modell in VHDL. Ich mag den ISIM einfach nicht!