Hallo zusammen, möchte in vhdl folgendes umsetzen:
1 | signal a : std_logic_vector(laenge_a -1 downto 0); |
2 | signal b : std_logiv_vector(laenge_b -1 downto 0); |
3 | |
4 | Process(clk) |
5 | Begin
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6 | |
7 | ...
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8 | Case Zustand is |
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10 | When A => b <= a(laenge_b downto 0); |
11 | -- b <= a & "1111";
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12 | When B => b <= a(2*laenge_b-1 downto laenge_b); |
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14 | ...
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Suche nach einer Umsetzung mittels bitmaske für eine Variable Länge von a und der Maske b.