Verschiedene Takte zum Arbeiten.

[peter (Gast)]

Grafik-BSF-File für Takt 1Mhz und 500Khz.
Eingangstakt ist 50Mhz

Ich brauche ein BSF-File mit den beiden Takten oben und habe dafür unten 
dieses VHDL entworfen.
Wer weiss bitte eine bessere Lösung?

Dane.
Gruss

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use ieee.std_logic_unsigned.all;

entity takt_geber is
port ( 
  clock50    : in  std_logic;  
  ist_1mhz   : out std_logic;
  ist_500khz : out std_logic
 );
end takt_geber;

architecture behavioral of takt_geber is

signal n1 : unsigned(7 downto 0);
signal n2 : unsigned(7 downto 0);

begin

process 
begin 
    wait until clock50='1'; 
    
    n1 <=unsigned(n1)+1; 
    n2 <=unsigned(n2)+1; 
    
    if n1="00110010" then     
        ist_1mhz <='1'; 
        n1 < ="00000000";
    else 
        ist_1mhz<='0'; 
    end if; 
    
    if n2="01100100" then     
        ist_500khz <='1'; 
        n2 <= "00000000";
    else 
        ist_500khz<='0'; 
    end if; 
end process;

end behavioral;

[Uwe (Gast)]

peter schrieb:
> Wer weiss bitte eine bessere Lösung?

Ich (aber nur etwas eleganter):

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use ieee.std_logic_unsigned.all;

entity takt_geber is
port ( 
  clock50    : in  std_logic;  
  ist_1mhz   : out std_logic;
  ist_500khz : out std_logic
 );
end takt_geber;

architecture behavioral of takt_geber is
signal n1 : integer range 0 to 99;

begin

    process (clock50) begin 
        wait until clock50='1'; 
        ist_1mhz <= '1';
        ist_500khz <= '1';
        if n1 = 99 then
            ist_500khz <= '0';
            n1 <= 0;
        end if;
        if n1 = 49 or n1 = 99 then
            ist_1mhz <= '0';
        end if;
    end process;

end behavioral;

Die BSF-Konvertierung kennst du jetzt ja schon.

Uwe

[peter (Gast)]

Ja danke.

Gruss