Verhalten von "if" in Prozessen in VHDL

[Nils K. (nilsonneo4)]

Hallo,

ich muss mich aktuell in VHDL einarbeiten und da ich eher aus der C/C# 
Ecke komme, sind mir ein paar Dinge nicht ganz klar. Vorallem was nun 
parallel läuft, und was nicht
Genauer geht es hier aktuell um das Verhalten von zwei "if" in einem 
Prozess.

Kleines Codebeispiel:

process(clk)
variable VTest : std_logic := '0';
begin
        if(rising_edge(clk)) then 
          if (VTest = '1') then --if eins
             OutputSingal := NOT(OutputSingal);
          end if;
 
          if(InputSignal = '1') then --if zwei
             VTest := NOT(VTest);
          end if;
        end if;
end process;

ergibt jetzt erstmal kein Sinn, soll ja nur ein Bsp. sein.

Nun zur Frage: Kann ich davon ausgehen, dass das erste if (also das nach 
der Flankenabfrage) immer vor dem zweiten ausgeführt wird? Heißt, dass, 
sollte VTest in der zweiten if geändert werden, die Auswirkung sicherst 
beim nächsten Takt auswirkt? Oder wird beim synthetisieren das irgendwie 
doch parallel verpackt?

Falls von Bedeutung: Vivado 2014.4, Ziel ist das ZedBoard.

[cfgardiner (Gast)]

Nils Kurt schrieb:
> Nun zur Frage: Kann ich davon ausgehen, dass das erste if (also das nach
> der Flankenabfrage) immer vor dem zweiten ausgeführt wird? Heißt, dass,
> sollte VTest in der zweiten if geändert werden, die Auswirkung sicherst
> beim nächsten Takt auswirkt? Oder wird beim synthetisieren das irgendwie
> doch parallel verpackt?

Ja, in Deinem Beispiel trifft das zu. Die Synthese muss eigentlich das 
verhalten des Models natürlich nachbilden.

In einem process ist es so, dass der Block einmal durchlaufen wird für 
jede Änderung eines Signals aus der Sensitivitätsliste. Nach dem 
Durchlauf wartet der Prozess bis eine solche Änderung noch mal 
eintrifft.

Wenn Du von einem C#/C/C++ Hintergrund kommst ist m.E. wichtig den 
Unterschied zwischen Signale und Variabeln zu merken. Variabeln sind 
typischerweise Hilfszustände innerhalb eines Processes und werden sofort 
und in der angegebenen Reihenfolge ausgeführt.

Bei Signale dagegen wird der neue Zustand zuerst gemerkt und hier ist 
meistens die Reihenfolge innerhalb des Prozesses unerheblich. Signale 
dienen vor allem der Kommunikation zwischen processes bzw. zwischen 
processes und ports.

Als Beispiel für ein Shiftregister (oder so was ähnliches)
signal A0, A1, A2, B, C : std_logic;
 .....
process (clk)
begin
   if (rising_edge(clk)) then
          -- Reihenfolge der Zuweisungen wichtig
          -- weil dasselbe Zielsignal
       A0 <= B;
       A0 <= C;
          -- Reihenfolge der Zuweisungen unerheblich
          -- weil unterschiedliche Zielsignale
       A1 <= A0;
       A2 <= A1;
   end if;
end;

Hier ist nach dem Prozessdurchlauf
      A0 : den alten Wert von 'C'
      A1 : den alten Wert von 'A0'
      A2 : den alten Wert von 'A1'

[lupi (Gast)]

Fangfrage:

Führen die Beschreibungen A und B zum gleichen Ergebnis?


Beschreibung A

process(clk)
variable VTest : std_logic := '0';
begin
        if(rising_edge(clk)) then 
          if (VTest = '1') then --if eins
             OutputSingal := NOT(OutputSingal);
          end if;
 
          if(InputSignal = '1') then --if zwei
             VTest := NOT(VTest);
          end if;
        end if;
end process;

Beschreibung B

process(clk)
variable VTest : std_logic := '0';
begin
        if(rising_edge(clk)) then 

          if(InputSignal = '1') then --if zwei
             VTest := NOT(VTest);
          end if;

          if (VTest = '1') then --if eins
             OutputSingal := NOT(OutputSingal);
          end if;
 
        end if;
end process;

[lupi (Gast)]

Ergänzung:

Wie weist man Signale zu?

so:

OutputSingal := NOT(OutputSingal);

oder so:

OutputSingal <= NOT(OutputSingal);

[Nils K. (nilsonneo4)]

@cfgardiner

Danke

@lupi

Nein, angenommen VTEst = '0' und InputSignal = '1' (und war vorher '0')

Fall "oben"

Takt 1:
erste if -> false -> OutputSignal wird nicht beeinflusst.
zweites if -> true -> VTest wird zu '1'
Takt 2:
erstes if -> true -> erst jetzt wird das OutputSignal beinflusst

Fall "unten"

Takt 1:
erstes if -> true -> VTEst wird zu '1'
zweites if -> true -> OutputSignal wird jetzt schon beinflusst

Ich mein ja <= für Signale ;)