Signalverschiebung - HIGH aktiv

[Jan (Gast)]

Guten Morgen,

habe ein ziemlich banales VHDL Problem, stehe aber grade komplett auf 
dem Schlauch :(

Ich hab als Eingang 2 Signale die um eine bestimme Zeit x gegeneinander 
versetzt sind. Ich will jetzt nur ein Ausgangssignal erzeugen das 
solange HiGH ist solange das erste Signal HIGH ist und das zweite Signal 
LOW ist.

Vllt könnt ihr mir kurz weiter helfen, da ich grade komplett anhungslos 
bin.

Vielen Dank.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Wie sehen die Signale aus, was ist die Zeit x, welchen Takt hast du im 
FPGAG, wieviel das das Ausgangssignal jittern?

Kannst du einfach mal ein aussagefähiges Timing-Diagramm malen?

[Schlumpf (Gast)]

Du willst also entgegen der Überschrift gar kein Signal "verschieben", 
sondern eine reine Kombinatorik, die die bereits verschobenen 
Eingangssignale weiter verarbeitet.

Eingang: E1 und E2
Ausgang: A

A soll High sein, wenn E1 High ist und E2 Low ist.

Jan schrieb:
> stehe aber grade komplett auf
> dem Schlauch :(

Sieht wirklich so aus...

[Jan (Gast)]

Im Anhang ein Timing Diagramm... Hoffe das ist einigermaßen 
verständlich.
Der FPGA ist ein ARRIA V. Läuft momentan mit 50 Mhz.

Hatte überlegt das mit einer FSM zu realisieren, bin da aber nicht 
weitergekommen, weil ich die State Übergänge ja nicht mit einer 
steigenden Flanke realisieren kann. Oder ist da ein Denkfehler.

BEGIN
   PROCESS (clk, reset)
   BEGIN
      IF reset = '0' THEN
         state <= s0;
      ELSIF (clk'EVENT AND clk = '1') THEN 
         CASE state IS
            WHEN s0=>
               IF start = '0' THEN
                  state <= s1;
               END IF;
          
            WHEN s1=>
               IF rising_edge (input_a) THEN
                  state <= s2;
               END IF;
        WHEN s2 =>
          IF rising_edge(input_b) THEN
                  state <= s1;
               END IF;        
         END CASE;
      END IF;
   END PROCESS;

--state machine process.
process (state)
begin
  case state is
     when s0 =>        --when current state is "s0"
    count <= '0';

     when s1 =>        --when current state is "s1"
    count <= '0';
    
    when s2 =>        --when current state is "s1"
    count <= '1';

  end case;
end process;

 q <= count ;

end behavioral;

Das geht so nicht weil ich in den Case - When kein FF einbauen kann. Mit 
fehlt da nur gerade der richtige Lösungsweg.

Gruß Jan

[Schlumpf (Gast)]

wie wäre es mit

Output <= Input_A and not Input_B;

[TM F. (p_richner)]

 IF (inputA ==1 && inputB ==0) THEN
  output =1
ELSE
  output =0

oder übersehe ich etwas?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Jan schrieb:
> Mit fehlt da nur gerade der richtige Lösungsweg.
Flankenerkennung heißt das Stichwort. Dazu das Eingangsignal in ein 
Schieberegister eintakten und auf einen 0-1-Übergang abfragen:
http://www.lothar-miller.de/s9y/categories/18-Flankenerkennung

Jan schrieb:
> Im Anhang ein Timing Diagramm... Hoffe das ist einigermaßen
> verständlich.
Du willst also mit der steigenden Flanke vom A das Ausgangssignal setzen 
und mit der steigenden Flanke vom B wirder zurücksetzen. Das ist ein 
Dreizeiler:

   PROCESS
   variable srA : std_logic_vector (2 downto 0) := "000";
   variable srB : std_logic_vector (2 downto 0) := "000";
   BEGIN
      wait until rising_edge(clk);
      -- Eintakten
      srA := srA(1 downto 0) & input_a;
      srB := srB(1 downto 0) & input_b;

      -- Flankenauswertung steigende Flanke Eingang A
      if srA(2 downto 1)="01" then
        Ausgang <='1';
      end if;

      -- Flankenauswertung steigende Flanke Eingang B
      if srB(2 downto 1)="01" then
        Ausgang <='0';
      end if;
   END PROCESS;

Oder wie schon vorgeschlagen (nur in VHDL Syntax ;-):

   Ausgang <= '1' when input_A='1' and input_B='0' else '0';

[Rolf S. (audiorolf)]

Ich glaube, Flankenerkennung ist hier schon zuviel. Und-Gatter müsste 
reichen.

[berndl (Gast)]

Lothar ich bin entsetzt! Du verwendest Variablen an einer Stelle wo du 
sie gar nicht brauchst...
Mit Signalen waeren die Abfragen auch nicht komplizierter:

...
if srA(1 downto 0)="01" then
...

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

berndl schrieb:
> Du verwendest Variablen an einer Stelle wo du sie gar nicht brauchst...
Ach komm, da lasse ich einfach mal fünfe gerade sein... ;-)