Synthese fixedpoint-Bibliothek

[Max (Gast)]

Guten Tag,

ist es möglich die Bibliothek:

library IEEE_PROPOSED;
use IEEE_PROPOSED.FIXED_PKG.ALL;

in ISE zu synthetisieren, im Speziellen den Divisionsoperator?
Wenn ja was wäre der Unterschied zu einem IP-Core?
Ich hab nach langer Recherche leider keine Antwort gefunden.

Gruß
Max

[Duke Scarring (Gast)]

Ist Dein Divisor variabel? Oder ungleich einer Zweierpotenz? Wenn ja, 
wirst Du um eine FSM/IP-Core nicht drumrumkommen.

Duke

[Fpgakuechle K. (Gast)]

Max schrieb:
> Guten Tag,
>
> ist es möglich die Bibliothek:
>
> library IEEE_PROPOSED;
> use IEEE_PROPOSED.FIXED_PKG.ALL;
>
> in ISE zu synthetisieren, im Speziellen den Divisionsoperator?
> Wenn ja was wäre der Unterschied zu einem IP-Core?
> Ich hab nach langer Recherche leider keine Antwort gefunden.
>
> Gruß
> Max

Pauschal kann man das nicht beantworten, entweder das von dir benutzte 
Synthesetool kann das für den von dir benutzten FPGA oder nicht.

Wobei bei FPGA's "Funktionen" i.d.R nicht als Bibliotheken verteilt 
werden sondern als parametrisierbares Cores und die VHDL-Bibliothek ist 
nur für die Simulation.

MfG,

Edit: Im User guide der lib steht das diese auf eineandere 
synthetisierbare Bibliothek aufbaut. Diesen userguide findet man in 
weniger als eine Minute google:
http://www.eda-stds.org/fphdl/Fixed_ug.pdf

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Max schrieb:
> st es möglich die Bibliothek:
> library IEEE_PROPOSED;
> use IEEE_PROPOSED.FIXED_PKG.ALL;
> in ISE zu synthetisieren, im Speziellen den Divisionsoperator?
Weil das Festkomma dort "nur" eine andere Interpretation eines normalen 
Integers ist, gilt für die Festkomma-Division in diesem Package das 
selbe wie für jede andere Integer-Division: erst mal kann die Synthese 
keine (einfache und effiziente) Division selber instantiieren. Wenn man 
sie zwingt, dann baut sie (mit etwas Pech) einen großen langsamen(!) 
kombinatorischen Divider auf (das habe ich bisher aber nur bei Altera 
und Lattice gesehen). Siehe dazu die Links im 
Beitrag "Re: mod Operation"

> Wenn ja was wäre der Unterschied zu einem IP-Core?
Na gut, die Antwort war ja "nein", aber ein IP-Core ist idR. eben 
gepipelined und daher schneller taktbar. Er braucht aber eben mehrere 
Takte, bis die Division beendet ist...

> Ich hab nach langer Recherche leider keine Antwort gefunden.
Falsch gesucht...  :-/

[Max (Gast)]

Fpga Kuechle schrieb:
> Edit: Im User guide der lib steht das diese auf eineandere
> synthetisierbare Bibliothek aufbaut. Diesen userguide findet man in
> weniger als eine Minute google:

Ich sehe schon ich habe mich bei meiner Fragestellung etwas ungeschickt 
ausgedrückt. Den Guide habe ich natürlich schon gefunden und habe anhand 
dessen auch schon die Funktion getestet und auch erfolgreich 
synthetisiert. Meine Frage wäre eher gewesen, wie sinnvoll die Synthese 
wirklich ist. Die Frage wurde ja jetzt auch schon perfekt beantwortet:

Lothar Miller schrieb:
> Weil das Festkomma dort "nur" eine andere Interpretation eines normalen
> Integers ist, gilt für die Festkomma-Division in diesem Package das
> selbe wie für jede andere Integer-Division: erst mal kann die Synthese
> keine (einfache und effiziente) Division selber instantiieren. Wenn man
> sie zwingt, dann baut sie (mit etwas Pech) einen großen langsamen(!)
> kombinatorischen Divider auf (das habe ich bisher aber nur bei Altera
> und Lattice gesehen). Siehe dazu die Links im
> Beitrag "Re: mod Operation"

Also, vielen Dank!