VHDL Code zu Register mit delay (Teillösung zu gelöschten Beitrag)

[nfet (Gast)]

Hallo, hier hatte ja vor kurzen jemand eine Hausaufgabe geposted.
Dieser Thread wurde aber leider gelöscht (eventuell weil er Geld dafür 
wollte?)
Da ich schon länger nichts mehr in VHDL gemacht hatte und mal wieder 
Lust drauf hatte hab ich mal angefangen das zu bearbeiten.
Ich habe zu dieser Aufgabe 1 mal eine Teillösung geschrieben. Leider 
habe ich jetzt die Aufgabe nicht mehr.
Aber Sie besagte ungefähr, dass man ein "FlipFlop" mit delay schreiben 
sollte.

Vielleicht erinnert sich noch jemand daran. Oder der Poster liest hier 
noch und könnte wenigstens die Aufgabe nochmal posten.

Mich hätte interessiert, wie ihr die seltsamen Delay Wünsche umgesetzt 
hättet.

Man sollte ein Delay von 80 ps und eine clockrate von 336? ps machen.
Wenn man die clockrate nicht künstlich runtersetzt, sondern nur das 
delay beachtet hätte meine Lösung bis jetzt so ausgesehen:

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity aufgabe1 is
    generic(
        TCO : integer := 8;
        N : integer := 32
    );
    port(
        clk : in  std_logic;

        ld : in  std_logic;
        clr : in std_logic;
        din : in std_logic_vector(N-1 downto 0);

        dout : out std_logic_vector(N-1 downto 0)
    );
end aufgabe1;

architecture behavior of aufgabe1 is

    type DIN_TYPE is array (0 to TCO-1) of std_logic_vector(N-1 downto 0);

    type register_file is record
        din : DIN_TYPE;
        counter : integer range 0 to TCO;
    end record;

    signal r : register_file; 
    signal rin : register_file := ((others => (others => '0')), 0);

begin

    comb: process(r, ld, clr, din)
        variable v : register_file;
    begin
        v := r;

        -- increase counter
        if (v.counter < TCO-1) then
            v.counter := v.counter + 1;
        else 
            v.counter := 0;
        end if;

        -- read in
        if (clr = '0') then
            if (ld = '1') then
                v.din(v.counter) := din;
            else 
                v.din(v.counter) := (others => '0');
            end if;
        else 
            dout <= (others => '0');
        end if;

        -- output
        if (v.counter >= TCO-1) then
            dout <= v.din(0);
        else 
            dout <= v.din(v.counter + 1);
        end if;

        rin <= v;
       
    end process;

    regs : process(clk)
    begin
        if rising_edge(clk) then
            r <= rin;
        end if;
    end process;

end architecture;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

nfet schrieb:
> Hallo, hier hatte ja vor kurzen jemand eine Hausaufgabe geposted.
> Dieser Thread wurde aber leider gelöscht (eventuell weil er Geld
> dafür wollte?)
Grundlegend funktioniert dieses Forum so, dass jemand eine Frage hat, 
einen Lösungsansatz bietet und dieser dann diskutiert wird. Siehe den 
Beitrag "Einheitlicher Umgang mit faulen Schülern etc.?"

Es gibt hier keine "Stellenvermittlung durch die Hintertür". Wenn einer 
ein Stellenangebot (auch Teilzeit) hat, dann soll er sich doch einfach 
bei Andreas melden...
https://www.mikrocontroller.net/jobs/info

> Vielleicht erinnert sich noch jemand daran. Oder der Poster liest hier
> noch und könnte wenigstens die Aufgabe nochmal posten.
Dann sollte er selber wenigstens versuchen, irgendwas dazu zu 
schreiben. Wenigstens einen Frame mit einer Entity und irgendeiner 
Architecture.


Und zum Schluss meine persönliche Einstellung:
Ich werde es nicht unterstützen, wenn einer versucht, sich mit Geld 
seine fürs Studium nötigen "Scheine" zu erkaufen.

[Jürgen (Gast)]

Auch ich werde aus den oben beschriebenen Gründen hier keine Lösung 
Posten. Dennoch ein kleiner Tipp, mit dem du mit Hilfe von Google dein 
Problem lösen können solltest:
Transport Delay Model

[nfet (Gast)]

Danke für den Tip mit dem Transport Delay Model

q<=r nor nq after 1ns;
nq<=s nor q after 1ns;

Aber ist so etwas denn synthetisierbar?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

nfet schrieb:
> Aber ist so etwas denn synthetisierbar?
Nein. Das "after" wird mit einer Warnung ignoriert.