Nur am Rande: Es gibt natürlich auch normale for-Schleifen in VHDL, mit
der man das Array wie in C füllen kann, das hat noch nichts mit
for-generate zu tun. Diese Schleifen lassen sich natürlich auch in HW
umsetzen, verhindern durch die Parallelität aller Zuweisungen aber, dass
im FPGA ein echtes RAM benutzt wird *) Stattdessen wird für jedes Bit
eine Logikzelle geopfert... Wenn der Code nur in der Testbench laufen
muss, kann einem das aber völlig egal sein.
*) Da gibts ohnehin noch mehr DOs and DONTs dazu...