Anleitung Testbench

[IH453 (Gast)]

Hallo zusammen,

ich würde gerne verstehen, wie ich eine fertige Datei z.B. einen 
Addierer in eine Testbench einfügen kann? Die Testbench sollte dann alle 
X ns an die Eingänge des Addierers einen Wert anlegen und diesen nach Y 
auf Richtigkeit überprüfen.
Über eine softwareunabhängige Erklärung würde ich mich sehr freuen. Da 
ich gerne den Code, welcher dazu verwendet wird, verstehen möchte.

Im Internet habe ich bisher noch nicht das Richtige für mich gefunden 
und auch das Buch VHDL-Synthese liefert mir hier keine Erklärung, welche 
ich nachvollziehen kann.

Ich hoffe ihr könnt mir hier weiter helfen.


Gruß IH453

[Klaus (Gast)]

Was genau ist Dein Problem beim Verständnis welcher Anleitung?

Es hat doch keinen Zweck, dass wir hier nun die 1001te Anleitung genau 
auf Dich zugeschnitten schreiben.
Zumal wir keinerlei Anhaltspunkte haben, worin sich unsere von den 
anderen Erklärungen unterscheiden sollte, damit Du sie verstehst.
Zumal die Wahrscheinlichkeit aufgrund der schieren Anzahl hoch ist, dass 
es sich eher um Dein individuelles Problem handelt als darum, dass 
sämtliche Anleitungen in allen relevanten Punkten völlig unverständlich 
formuliert sind.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

IH453 schrieb:
> auch das Buch VHDL-Synthese
Ja nun, weil der erklärte Zweck dieses Buchen eben nicht die 
Sumilation, sondern die Synthese ist...

> Über eine softwareunabhängige Erklärung würde ich mich sehr freuen.
Jetzt mal ohne Witz: die hast du selber geliefert...
> Die Testbench sollte dann alle X ns an die Eingänge des Addierers einen
> Wert anlegen und diesen nach Y auf Richtigkeit überprüfen.
Das ist maximal Softwareunahängig. Darin kommt nicht mal die 
Beschreibungssprache vor, die bei dir auch nur aus eine kleinen 
Nebenbemerkung im vorletzten Satz erkennbar wird.

Um die Sache allgemein zu machen: eine VHDL-Testbench ist ein 
VHDL-Modul, das keinen Port nach aussen hat. In dieses VHDL-Modul wird 
der Prüfling (dein Counter) als Komponente eingebunden. Und dann mit 
Signalen und Signalverläufen an den Eingängen stimuliert. Die Ausgabe 
wird dann mit Abfragen (Assert) auf Richtigkeit überprüft.

Sieht dir das mal an:
http://www.lothar-miller.de/s9y/archives/78-Bubblesort.html
http://www.lothar-miller.de/s9y/archives/53-Drehgeber,-Encoder,-Quadraturdecoder.html
http://www.lothar-miller.de/s9y/archives/29-Division-in-VHDL.html
Und das: http://www.stefanvhdl.com/

[René D. (Firma: www.dossmatik.de) (dose)]

Für testbench ein super Einstieg

http://www.stefanvhdl.com/

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

René D. schrieb:
> Für testbench ein super Einstieg
> http://www.stefanvhdl.com/
Man kann es nicht oft genug sagen... ;-)

[IH453 (Gast)]

Danke für die Links.
Ich habe jetzt mit euren Links sowie mit dem folgenden Link 
(http://www.fpga-talk.de/forum/viewtopic.php?f=21&t=257) mal zwei Daten 
erzeugt.
(Die Links stellen ebenso die Quellenangabe dar.)

Datei 1 AND_3

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity AND_3 is
  port(
    A,B,C : IN STD_LOGIC;
    ABC_OUT : OUT STD_LOGIC;
    );
  end AND_3;
    
architecture STRUCT of AND_3 is
    
begin
  ABC_OUT <= A AND B AND C;

end architecture STRUCT

Datei 2 Testbench  TEST_vhd_ts_TB

LIBRARY ieee;                                               
USE ieee.std_logic_1164.all;                               

ENTITY TEST_vhd_ts_TB IS
ENDTEST_vhd_ts_TB;

ARCHITECTURE TEST_vhdl OF TEST_vhd_ts_TB IS
                                                  
SIGNAL A : STD_LOGIC;      -- Signale der Testbench
SIGNAL B : STD_LOGIC;
SIGNAL C : STD_LOGIC;
SIGNAL ABC_OUT : STD_LOGIC;

COMPONENT AND_3        -- Ports der zu testenden Datei
   PORT (
   A : IN STD_LOGIC;
   B : IN STD_LOGIC;
   C : IN STD_LOGIC;
   );  
END COMPONENT;

BEGIN  
   i1 : AND_3      -- Warum i1?        
   PORT MAP (      -- Signale der Testbench, werden auf
        -- die Ports der zu testenden Datei 
        -- übertragen
   A => A,          
   ABC_OUT => ABC_OUT,
   B => B,
   C => C,
   );

init : PROCESS                                               

TYPE input_signals IS RECORD
Ax, Bx, Cx : STD_LOGIC;
ABC_OUTx   :STD_LOGIC;
END RECORD

TYPE test_array IS ARRAY: in_array :=(("0","0","0","0"),  
-- Array mit Testwerten und Ergebnis erstellen
                  ("0","0","1","0"),
                  ("0","1","0","0"),
                  ("0","1","1","0"),
                  ("1","0","0","0"),
                  ("1","0","1","0"),
                  ("1","1","0","0"),
                  ("1","1","1","1"));
                                                                     


ClkProcess : PROCESS  -- Process um die Simulation zu beenden
BEGIN
IF stop_simulation = '1' THEN
ASSERT false REPORT "Simulation zu ENDE" SEVERITY note;
WAIT;
END IF;
                           
                           
                           
StimuProcess : PROCESS(clk)      -- StimuProcess
VARIABLE i : natural := 0;
BEGIN 
IF clk ='1' THEN        -- rising edge 
A <= test_array(i).Ax;
B <= test_array(i).Bx;
C <= test_array(i).Cx;

i := i+1;
IF (i>15) THEN stop_simulation <= '1'; END IF;

END IF;
END PROCESS;

Response      -- Vergleich?

                           
               
END architecture TEST_vhdl;

Zur Idee:

Ich versuche eine AND-Logik mit 3 Eingängen zu realisieren.
Kann man dies so realisieren?
Nun fehlt mir jedoch noch der Verleich, ob die Ausgänge korrekt sind. 
Diesen Vergleich würde ich gerne alle 20 ns durchführen. Hätte Ihr hier 
vielleicht noch einen Tipp für mich?


Gruß IH453

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

IH453 schrieb:
> Nun fehlt mir jedoch noch der Verleich, ob die Ausgänge korrekt sind.
> Diesen Vergleich würde ich gerne alle 20 ns durchführen. H
Falsche Denkweise. Du musst da nichts zeitgesteuert machen. Du kannst 
einfach auf die Änderung einen Signals reagieren, indem du es in die 
Sensitivliste eines Prozesses aufnimmst.

> Ich versuche eine AND-Logik mit 3 Eingängen zu realisieren.
> Kann man dies so realisieren?
Kann man, sieht aber umständlich aus. So insgesamt. Frage: funktioniert 
die Testbench bis hierher schon? Mit dem Ansehen der Waveform kann kam 
das ja ganz leicht
kontrollieren...