Umwandlung Verilog / VHDL, kann man das einfacher machen?

[Michael F. (mifi)]

Hallo zusammen,

ich versuche gerade den Source von einer MIPS CPU von Verilog nach VHDL 
umzusetzen. Meine Umsetzung scheint zu funktionieren, da die CPU
noch läuft :o)

Aber kann man die Umsetzung nach VHDL noch einfacher machen?

Hier nun der Verilog Source:

module RegisterFile(
    input  clock,
    input  reset,
    input  [4:0]  ReadReg1, ReadReg2, WriteReg,
    input  [31:0] WriteData,
    input  RegWrite,
    output [31:0] ReadData1, ReadData2
    );

    // Register file of 32 32-bit registers. Register 0 is hardwired to 0s
    reg [31:0] registers [1:31];

    // Initialize all to zero
    integer i;
    initial begin
        for (i=1; i<32; i=i+1) begin
            registers[i] <= 0;
        end
    end

    // Sequential (clocked) write.
    // 'WriteReg' is the register index to write. 'RegWrite' is the command.
    always @(posedge clock) begin
        if (reset) begin
            for (i=1; i<32; i=i+1) begin
                registers[i] <= 0;
            end
        end
        else begin
            if (WriteReg != 0)
                registers[WriteReg] <= (RegWrite) ? WriteData : registers[WriteReg];
        end
    end

    // Combinatorial Read. Register 0 is all 0s.
    assign ReadData1 = (ReadReg1 == 0) ? 32'h00000000 : registers[ReadReg1];
    assign ReadData2 = (ReadReg2 == 0) ? 32'h00000000 : registers[ReadReg2];

endmodule

Und das ist meine Übersetzung:

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity RegisterFile is
   port (
      clock     : in  std_logic := '0';
      reset     : in  std_logic := '0';
      ReadReg1  : in  std_logic_vector(4 downto 0) := (others => '0');
      ReadReg2  : in  std_logic_vector(4 downto 0) := (others => '0');
      WriteReg  : in  std_logic_vector(4 downto 0) := (others => '0');
      WriteData : in  std_logic_vector(31 downto 0) := (others => '0');
      RegWrite  : in  std_logic := '0';
      ReadData1 : out std_logic_vector(31 downto 0);
      ReadData2 : out std_logic_vector(31 downto 0)
   );
end entity RegisterFile;

architecture syn of RegisterFile is

   type reg_t is array (0 to 31) of std_logic_vector(31 downto 0); 
   signal registers : reg_t := (others => (others => '0')); 
   
begin

   -- Sequential (clocked) write.
   -- 'WriteReg' is the register index to write. 'RegWrite' is the command.
   process (clock)
   begin
      if (rising_edge(clock)) then
         if (reset = '1') then
            for i in 1 to 31 loop
               registers(i) <= (others =>'0');
            end loop; 
         else
            if (WriteReg /= "00000") then
               if (RegWrite = '1') then
                  registers(to_integer(unsigned(WriteReg))) <= WriteData; 
               else
                  registers(to_integer(unsigned(WriteReg))) <= registers(to_integer(unsigned(WriteReg)));
               end if;
            end if;
         end if;   
      end if; 
   end process;
   
   -- Combinatorial Read. Register 0 is all 0s.
   ReadData1 <= x"00000000" when (ReadReg1 = "00000") else registers(to_integer(unsigned(ReadReg1)));
   ReadData2 <= x"00000000" when (ReadReg2 = "00000") else registers(to_integer(unsigned(ReadReg2)));

end architecture syn;

Gibt es hier noch eine bessere Lösung als:

to_integer(unsigned(WriteReg))

Gruß,
Michael

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Du könntest mit extra Integer-Signalen arbeiten, denen nebenläufig diese 
Adresse einmal zugewiesen wird...
Aber das bringt hier nicht arg viel mehr Übersicht.

Michael F. schrieb:
> registers(to_integer(unsigned(WriteReg))) <=
> registers(to_integer(unsigned(WriteReg)));
Das ist unnötig, weil es nichts ändert. Insofern ist hier die Verilog 
Version etwas überzogen...

[Michael F. (mifi)]

Hallo Lothar,

Danke für die Info. Was mich im Moment etwas wundert ist das der
Verbrauch an Registern beim meiner VHDL Umsetzung etwas gestiegen
ist im Vergleich zu der Verilog Lösung. Mal schauen was am Ende bei
rauskommt wenn ich fertig bin.

Ich habe hier noch einige Konstrukte wo ich noch nicht so richtig
weiß wie ich das in VHDL machen soll...

Gruß,
Michael

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Michael F. schrieb:
> der Verbrauch an Registern ... etwas gestiegen
Uuups natürlich, übersehen: die Umsetzung hat noch einen grundlegenden 
Fehler, und deshalb "braucht" die Synthese 32 Register mehr (die im 
späteren Verlauf allerdings wegoptimiert werden würden, weil sie nicht 
verwendet werden).
Denn da steht:

type reg_t is array (0 to 31) of ...    // also 32 * 32 Bit

In Verilog steht da:

... registers [1:31];                   // also 31 * 32 Bit

Und das ergibt dann natürlich im weiteren Verlauf Probleme mit dieser 
Abfrage:

   if (WriteReg /= "00000") then     // das Register 0 wird nie verwendet

Also mach es einfach so wie in der Verilog Beschreibung:

   type reg_t is array (1 to 31) of std_logic_vector(31 downto 0);

Dann ergibt sich:

Macro Statistics
# Registers                                            : 31
 32-bit register                                       : 31

# Registers                                            : 992
 Flip-Flops                                            : 992

Und das passt exakt...

[Michael F. (mifi)]

Ups, Danke.