Geringe Übertragungsrate

[Alain K. (alain92)]

Hi Leute,

Ich verwende Zedboard und windows 7.

Ich habe ein Problem mit meinem Design in Vivado.

Ich habe ein IP Core erstellt aus zwei Stream Interface( ein Master und 
ein Slave). Der Block ist einen einfachen Allpass. Die Daten werden 
durch ein DMA Controller übertragen.


Ich habe die Zeit und Die Übertragungsrate in SDK gemessen und find ich 
sie zu gering. kann jemand mir helfen, um das Problem zu finden.?

Number of Samples 2048.
Output took 695822396 clock cycles.
Output took 1.04 s.
DataRate 7848.75 Byte/s.


Dies ist mein VHDL-Code:

 Allpass : process ( s_axis_aclk ) is    
  begin 
if  rising_edge (s_axis_aclk) then   -- Rising clock edge 
        if (m_axis_tready = '1') then   -- tready activ
                
                s_axis_tready <= m_axis_tready ;   
                m_axis_tstrb <= s_axis_tstrb;
                m_axis_tlast <= s_axis_tlast ;
                m_axis_tvalid <= s_axis_tvalid ; 
                m_axis_tdata <= s_axis_tdata ;              
         end if ;

  end if ; 
 end process Allpass;  --

Beste Grüße
Alain

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Alain K. schrieb:
> Dies ist mein VHDL-Code:
Mach das nächste Mal bitte gleich die passenden Tokens drum rum. Wie das 
geht?
So wie in der Anleitung zur Editbox beschrieben:

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Wichtige Regeln - erst lesen, dann posten!
:
Formatierung (mehr Informationen...)
    [vhdl]VHDL-Code[/vhdl]

[Florian Pitzl (Gast)]

Hallo Alain,

Bei "richtiger" Verwendung kann man die im Datenblatt des Zynq 
angegebenen Bandbreiten zwischen dem Processorsytem und dem FPGA-Teil 
nahezu erreichen. Warum deine Werte nur einen kleinen Bruchteil davon 
erreichen, kann man aufgrund der geringen Systembeschreibung nicht 
erraten...

Unabhängig davon ist dein AXI-Stream-Interface nicht wirklich konform 
zum Standard. Daten werden nur bei gleichzeit gültigen Valid- und 
Ready-Signal übernommen. Ein Slave kann sein Ready-Signal vor, 
gleichzeitig oder nach einem aktiven Valid-Signal setzen. Es ist also 
sogar möglich, dass deine Interfacebeschreibung in einen Deadlock 
(Master hat nur inital sein Ready gesetzt und erwartet zu einem späteren 
Zeitpunkt erst ein Valid bevor er sein Ready erneut setzt) läuft - aber 
wie oben schon angemerkt ohne ausreichende Systembeschreibung alles nur 
reine Spekulation.