Hallo zusammen,
ich bastle gerade an einem kleine Projekt und habe mir dazu ein CPLD der
Firma Xilinx besorgt. Und zwar den XC2C64A-7VQG44C.
1 | library IEEE;
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2 | use IEEE.STD_LOGIC_1164.ALL;
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3 | use IEEE.std_logic_unsigned."+";
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4 |
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5 |
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6 | entity Schaltung is
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7 | Port ( oa_out : in STD_LOGIC;
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8 | clock : in STD_LOGIC;
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9 | enable : in STD_LOGIC;
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10 | reset : in STD_LOGIC;
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11 |
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12 | ready : out STD_LOGIC;
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13 | n_ds_out: out STD_LOGIC;
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14 | counter : out STD_LOGIC_VECTOR (13 downto 0));
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15 | end Schaltung;
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16 |
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17 | architecture rtl_schaltung of Schaltung is
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18 | signal e1 : STD_LOGIC;
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19 | signal e0 : STD_LOGIC;
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20 | signal ck0 : STD_LOGIC;
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21 | signal ck1 : STD_LOGIC;
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22 | signal count0_int : STD_LOGIC_VECTOR(13 downto 0);
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23 | signal count1_int : STD_LOGIC_VECTOR(13 downto 0);
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24 | signal ds_out_int : STD_LOGIC;
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25 | begin
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26 | e0 <= enable AND NOT count0_int(13);
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27 |
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28 | e1 <= ds_out_int AND e0;
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29 |
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30 | counter <= count1_int;
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31 |
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32 | ready <= '1' WHEN count0_int(13)='1' ELSE '0';
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33 |
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34 | n_ds_out <= NOT ds_out_int;
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35 |
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36 | dff0: process(clock, reset)
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37 | begin
|
38 | if reset='0' then
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39 | ds_out_int <= '0';
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40 | elsif(clock'event AND clock='0') then
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41 | ds_out_int <= oa_out;
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42 | end if;
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43 | end process dff0;
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44 |
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45 |
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46 | etff0: process(clock, reset)
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47 | begin
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48 | if reset='0' then
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49 | ck0 <= '0';
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50 | elsif(clock'event AND clock='1') then
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51 | if(e0='1') then
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52 | ck0 <= NOT ck0;
|
53 | else
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54 | ck0 <= ck0;
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55 | end if;
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56 | end if;
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57 | end process etff0;
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58 |
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59 |
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60 | etff1: process(clock, reset)
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61 | begin
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62 | if reset='0' then
|
63 | ck1 <= '0';
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64 | elsif(clock'event AND clock ='1') then
|
65 | if(e1='1') then
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66 | ck1 <= NOT ck1;
|
67 | else
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68 | ck1 <= ck1;
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69 | end if;
|
70 | end if;
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71 | end process etff1;
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72 |
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73 |
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74 | counter0: process(ck0, reset)
|
75 | begin
|
76 | if reset='0' then
|
77 | count0_int <= "00000000000000";
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78 | elsif(ck0'event AND ck0='1') then
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79 | count0_int <= count0_int +1;
|
80 | else
|
81 | count0_int <= count0_int;
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82 |
|
83 | end if;
|
84 | end process counter0;
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85 |
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86 |
|
87 | counter1: process(ck1, reset)
|
88 | begin
|
89 | if reset='0' then
|
90 | count1_int <= "00000000000000";
|
91 | elsif(ck1'event AND ck1 ='1') then
|
92 | count1_int <= count1_int +1;
|
93 | else
|
94 | count1_int <= count1_int;
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95 | end if;
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96 | end process counter1;
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97 |
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98 |
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99 |
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100 | end rtl_schaltung;
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Das ganze läuft auch schon relativ gut. Also die Funktion ist erkennbar.
Jedoch funktioniert der counter1 nicht richtig. Bzw er zählt zwar,
jedoch werden die Ausgänge auf die der Zähler gelegt wird nicht richtig
HGH.
Die höherwertigen Bits des Zählwerts werden statt 3,3V lediglich 1,3V.
Also z.B. bei einem Zählwert von 00000001010111 sieht die Spannung an
den Ausgängen so aus: 0V 0V 0V 0V 0V 0V 0V 1,3V 0V 1,3V 0V 3,3V 3,3V
3,3V.
Woran kann das liegen?
Mit freundlichen Grüßen
Stefan
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