Zähler in VHDL (Anfängerproblem)

[Domi (Gast)]

Hallo zusammen,

ich habe vor kurzem angefangen VHDL zu lernen und noch gewisse 
Startschwierigkeiten.
Ich will mir zur Übung einen einfachen 8 Bit-Zähler programmieren und 
hab' folgenden Code zustande gebracht, das Problem liegt darin, dass der 
Zählerausgang (COUNT_OUT) immer auf high liegt und auch VAR_NEW_COUNT 
ändert sich nicht. Evtl. sieht jemand meinen Fehler im Code oder ich 
mach in der Simulation etwas falsch. Dafür benutze ich ModelSim und 
stelle CIN als Clock ein.

Schonmal vielen Dank und hier der Code: :)

entity COUNTER is
  port(  CIN: in bit;
      COUNT_OUT: out bit_vector(7 downto 0));
end COUNTER;

architecture COUNTER_BEHAVE of COUNTER is
signal SIG_COUNT: bit_vector(7 downto 0) := (others => '0');
begin

  ADD1: process(CIN)
  variable VAR_NEW_COUNT: bit_vector(7 downto 0);
  variable CB: bit := '1';
  begin
    
    if (CIN = '1' and CIN'event) then  
      for I in 7 downto 0 loop
        if (SIG_COUNT(I) and CB) = '1' then
          VAR_NEW_COUNT(I) := '0';
        else
          VAR_NEW_COUNT(I) := '1';
          CB := '0';
        end if;
      end loop;
    end if;
    
  COUNT_OUT <= VAR_NEW_COUNT;
  
  end process ADD1;
  
end COUNTER_BEHAVE;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Domi schrieb:
> hier der Code
1. Eine VHDL Beschreibung fängt immer vor dem Keyword "entity" an.
2. Du brauchst keine Variablen. Sie machen dir nur das Leben schwer. Du 
hast hier z.B. ein speicherndes CB, weil es vor dem Beschreiben gelesen 
wird. Ist das gewünscht?
3. Warum arbeitest du die Signale vonm MSB her ab? Das scheint mir eine 
aussergeöhnliche Bitgewichtung zu sein.

> das Problem liegt darin, dass der Zählerausgang (COUNT_OUT) immer auf
> high liegt
Ich hätte erwartet, der läge dauerhaft auf '0'. Denn SIG_COUNT liegt 
dauerhaft auf '0'. Und '0' and '1' ergibt wieder '0'...

> oder ich mach in der Simulation etwas falsch. Dafür benutze ich ModelSim
> und stelle CIN als Clock ein.
Mach eine richtige Testbench. Das ist gar nicht so schwer: ein 
Top-Level-VHDL Modul, das in der entity keinen Port hat, und darin wird 
das zu testende Modul eingepackt.

Sieh dir das mit dem "Hello World" mal an:
http://www.lothar-miller.de/s9y/archives/80-Hello-World!.html

[... (Gast)]

Zum Spass zaehlt dieser Zaehler ein wenig weiter.
So einfach kann das sein.

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;

entity CNT is
  Port (
    clk    : in STD_LOGIC
  );
end CNT;

architecture Behavioral of CNT is
signal cnt  :  INTEGER RANGE 0 TO 257 := 0;

begin

process (clk) 
begin
  if rising_edge(clk) then
    cnt <= cnt + 1;
  end if;
end process;

end Behavioral;

[Duke Scarring (Gast)]

... schrieb:
> USE IEEE.STD_LOGIC_ARITH.ALL;
> USE IEEE.STD_LOGIC_UNSIGNED.ALL;
Wo lernt man denn so was?!?

Beitrag "IEEE.STD_LOGIC_ARITH.ALL obsolete"

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

... schrieb:
> Zum Spass zaehlt dieser Zaehler ein wenig weiter.
Und bringt im Simulator postwendend einen Fehler:
>>> cnt value 258 out of range 0 to 257 <<<

> So einfach kann das sein.
Jepp.

[... (Gast)]

Ach was.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

... schrieb:
> Ach was.
Was für eine eigenartige Toolchain ist das?
Und: macht der Synthesizer den "automatischen Überlauf" auch richtig?
Wenn ja: welcher Synthesizer wäre das denn?

Mit einem korrekt arbeitenden Simulator ergibt die obige Beschreibung 
exakt den erwarteten Fehler...

[Markus F. (mfro)]

Lothar M. schrieb:
> ... schrieb:
>> Ach was.
> Was für eine eigenartige Toolchain ist das?
> Und: macht der Synthesizer den "automatischen Überlauf" auch richtig?
> Wenn ja: welcher Synthesizer wäre das denn?
>
> Mit einem korrekt arbeitenden Simulator ergibt die obige Beschreibung
> exakt den erwarteten Fehler...

Wenn ich das richtig sehe, ist das keine Simulation, sondern SignalTap 
(also in etwa dasselbe wie ChipScope).