Warnung ****** is unused and will be removed from module ******

[Dominik G. (grosdode)]

Hallo zusammen,

ich bin noch recht neu im Bereich der FPGAs / von VHDL und stehe vor 
einem Problem (Warnung) die mich stark verwirrt. Ich habe folgenden Code 
geschrieben:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity SimpleTest is
    Port ( clk : in STD_LOGIC;
           reset : in STD_LOGIC;
           start : in STD_LOGIC;
           --burst : in STD_LOGIC_VECTOR (11 downto 0);
           frequenz : in STD_LOGIC_VECTOR (17 downto 0);
           delay : in STD_LOGIC_VECTOR (15 downto 0);
           out_signal : out STD_LOGIC);
end SimpleTest;

architecture Behavioral of SimpleTest is
signal countDelay : unsigned(15 downto 0);
signal delayReady : std_logic;
signal countFreq : unsigned(17 downto 0);
signal temp_out : std_logic;
signal temp_ones : std_logic;

begin
CTRD : process( clk, reset, delayReady, start )
begin
  if reset = '0' then
    countDelay <= (others => '0');
  elsif clk='0' and clk'event and delayReady='0' and start='1' then
    if countDelay < unsigned(delay) then
      countDelay <= countDelay + 1;
    else
      countDelay <= (others => '0');
      delayReady <= '1';
    end if ;
  end if ;
end process ; -- CTRD

CTRF : process( clk, reset, delayReady, start )
begin
  if reset = '0' then
    countFreq <= (others => '0');
  elsif clk='0' and clk'event and delayReady='1' and start='1' then
    if delayReady='1' and temp_ones='0' then
      temp_out <= '1';
      temp_ones <= '1';
    end if ;
    if countFreq < unsigned(frequenz) then
      countFreq <= countFreq + 1;
    else
      countFreq <= (others => '0');
      temp_out <= not temp_out;
    end if ;
  end if ;
end process ; -- CTRF

out_signal <= temp_out;

end Behavioral;

und bekomme die Warnungen:

[Synth 8-3332] Sequential element (delayReady_reg) is unused and will be removed from module SimpleTest.
[Synth 8-3332] Sequential element (temp_ones_reg) is unused and will be removed from module SimpleTest.
[Synth 8-3332] Sequential element (\countDelay_reg[0] ) is unused and will be removed from module SimpleTest.
[Synth 8-3332] Sequential element (\countDelay_reg[1] ) is unused and will be removed from module SimpleTest.
[Synth 8-3332] Sequential element (\countDelay_reg[2] ) is unused and will be removed from module SimpleTest.
[Synth 8-3332] Sequential element (\countDelay_reg[3] ) is unused and will be removed from module SimpleTest.
[Synth 8-3332] Sequential element (\countDelay_reg[4] ) is unused and will be removed from module SimpleTest.
[Synth 8-3332] Sequential element (\countDelay_reg[5] ) is unused and will be removed from module SimpleTest.
[Synth 8-3332] Sequential element (\countDelay_reg[6] ) is unused and will be removed from module SimpleTest.
[Synth 8-3332] Sequential element (\countDelay_reg[7] ) is unused and will be removed from module SimpleTest.
[Synth 8-3332] Sequential element (\countDelay_reg[8] ) is unused and will be removed from module SimpleTest.
[Synth 8-3332] Sequential element (\countDelay_reg[9] ) is unused and will be removed from module SimpleTest.
[Synth 8-3332] Sequential element (\countDelay_reg[10] ) is unused and will be removed from module SimpleTest.
[Synth 8-3332] Sequential element (\countDelay_reg[11] ) is unused and will be removed from module SimpleTest.
[Synth 8-3332] Sequential element (\countDelay_reg[12] ) is unused and will be removed from module SimpleTest.
[Synth 8-3332] Sequential element (\countDelay_reg[13] ) is unused and will be removed from module SimpleTest.
[Synth 8-3332] Sequential element (\countDelay_reg[14] ) is unused and will be removed from module SimpleTest.
[Synth 8-3332] Sequential element (\countDelay_reg[15] ) is unused and will be removed from module SimpleTest.

Aber ich benutze sie doch oder ?
folgender Test läuft ohne die Warnung:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity SimpleTest is
    Port ( clk : in STD_LOGIC;
           reset : in STD_LOGIC;
           input_test : in STD_LOGIC;
           max : in STD_LOGIC_VECTOR (15 downto 0);
           output_test : out STD_LOGIC;
           output_test2 : out STD_LOGIC);
end SimpleTest;

architecture Behavioral of SimpleTest is
signal temp : std_logic;
signal count : unsigned(15 downto 0);

begin
CTRD : process( clk, reset )
begin
  if reset = '0' then
        temp <= '0';
  elsif clk='1' and clk'event then
    if count <= unsigned(max) then
      count <= count + 1;
    else
      count <= (others => '0');
      temp <= not temp;
    end if ;
  end if ;
end process ; -- CTRD

output_test <= temp;
output_test2 <= temp and input_test;

end Behavioral;

Kann mir jemand helfen?
Sry falls sich der Code etwas schrecklich liest aber ich stehe momentan 
am Anfang des lernens ^^

[lux. (Gast)]

Versuch mal "delayReady" in einem Resetfall auf 0 zu setzen oder es 
zumindest zu initialisieren.

Für dein zweites Beispiel solltest du dir auch überlegen ob du "count" 
nicht resetten oder initialisieren solltest.

[Dominik G. (grosdode)]

Super Danke das mit dem initialisieren hat geklappt. Manchmal sind die 
Dinge so einfach aber man sieht sie einfach nicht :-(

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Dominik G. schrieb:
> elsif clk='0' and clk'event and delayReady='1' and start='1' then
Diese immer noch sehr ungewöhnliche Beschreibung eines Clock-Enables 
solltest du in die "übliche" Schreibweise umformulieren:
http://www.lothar-miller.de/s9y/categories/6-Clock-Enable
Dann sparst du dir diese vielen Signale in der Sensitivliste, die 
sowieso nichts bewirken und trotzdem rein müssen.

Dominik G. schrieb:
> Aber ich benutze sie doch oder ?
Nicht so richtig...
Sehen wir uns mal das temp_ones an. Weil du nirgends eine Resetbedingung 
definierst, sondern das Ding nur abfrägst und dann auf '1' setzt, kann 
die Optimierung dieses Signal gleich mal im Default auf '1' setzen. Du 
hast dir da ja nichts gewünscht.

Genau das Selbe mit delayReady: du hast keinen Init-  oder Reset-Wert 
angegeben, also geht die Toolchain her und "optimiert" das auf '1'. Und 
wenn dieses Signal statisch auf '1' ist, ist auch logischerweise der 
Zähler countDelay unnötig, denn der dient ja nur dazu, das Signal 
delayReady auf '1' zu setzen.

Probiers mal so:

signal countDelay : unsigned(15 downto 0) := (others=>'0');
signal delayReady : std_logic             := '0';
signal countFreq : unsigned(17 downto 0)  := (others=>'0');
signal temp_out : std_logic               := '0';
signal temp_ones : std_logic              := '0';

Dominik G. schrieb:
> oder ?
Warum kommt Plenken immer mehr in Mode?
Hat so ein simples Fragezeichen denn wirklich seine eigene Zeile 
verdient
?

[Dominik G. (grosdode)]

Vielen Dank nochmal für die ausführliche Erklärung mir war nicht bewusst 
das der Anfangswert durch einen Optimierungsprozess definiert wird, dass 
lässt die Sache jetzt in einem ganz anderen Licht dar stehen. Ich hab 
die Initialisierung ausprobiert jetzt läuft es.