freehdl, components, ambiguousness

[Md M. (Firma: Potilatormanufaktur) (mdma)]

Hallo,

ich möchte mit freehdl eine testbench für ein design simulieren. Bei dem 
design handelt es sich um das example lightshow aus dem ZTEX SDK, 
welches mit ISE Webpack synthetisiert auf dem Board auch funktioniert.

Die tb kann ich zwar compilen...

$ gvhdl --libieee tb_lightshow.vhdl 
gvhdl: FreeHDL root path is '/usr'.
gvhdl: executing '/usr/bin/freehdl-v2cc -m tb_lightshow._main_.cc -L /usr/share/freehdl/lib   -o tb_lightshow.cc tb_lightshow.vhdl'
gvhdl:
gvhdl: ================================
gvhdl: Compiling 'tb_lightshow.cc'...
gvhdl: ================================
gvhdl: x86_64-linux-gnu-g++  -I /usr/include -c tb_lightshow.cc
gvhdl:
gvhdl: ================================
gvhdl: Compiling simulator main file 'tb_lightshow._main_.cc'...
gvhdl: ================================
gvhdl: x86_64-linux-gnu-g++  -I /usr/include -c tb_lightshow._main_.cc
gvhdl: Linking simulator 'tb_lightshow'...
gvhdl: libtool --mode=link --tag CXX x86_64-linux-gnu-g++  tb_lightshow._main_.o  tb_lightshow.o -lm /usr/lib/libfreehdl-kernel.la /usr/lib/libfreehdl-std.la /usr/lib/freehdl/libieee.la -o tb_lightshow
linker: libtool: link: x86_64-linux-gnu-g++ tb_lightshow._main_.o tb_lightshow.o -o tb_lightshow  -lm /usr/lib/libfreehdl-kernel.so /usr/lib/libfreehdl-std.so /usr/lib/freehdl/libieee.so -Wl,-rpath -Wl,/usr/lib/freehdl -Wl,-rpath -Wl,/usr/lib/freehdl
gvhdl: ================================
gvhdl: Simulator 'tb_lightshow' created.
gvhdl: ================================

...aber simulieren kann ich dann noch nicht

$ ./tb_lightshow 
Sorry, only default component binding is currently supported. No default binding for component lightshow found!

Wenn ich jetzt versuche, das dut zu compilen, bekomme ich

$ gvhdl --libieee lightshow.vhd 
gvhdl: FreeHDL root path is '/usr'.
gvhdl: executing '/usr/bin/freehdl-v2cc -m lightshow._main_.cc -L /usr/share/freehdl/lib   -o lightshow.cc lightshow.vhd'
lightshow.vhd: in lightshow(RTL):
lightshow.vhd:38: use of ">=" is ambigous, candidates are
/usr/share/freehdl/lib/ieee/std_logic_1164.vhdl:77:  ">="(std_logic_vector,std_logic_vector) return BOOLEAN
/usr/share/freehdl/lib/ieee/std_logic_unsigned.vhdl:60:  ">="(std_logic_vector,std_logic_vector) return BOOLEAN
lightshow.vhd:54: use of ">=" is ambigous, candidates are
/usr/share/freehdl/lib/ieee/std_logic_1164.vhdl:77:  ">="(std_logic_vector,std_logic_vector) return BOOLEAN
/usr/share/freehdl/lib/ieee/std_logic_unsigned.vhdl:60:  ">="(std_logic_vector,std_logic_vector) return BOOLEAN
lightshow.vhd:63: use of ">=" is ambigous, candidates are
/usr/share/freehdl/lib/ieee/std_logic_1164.vhdl:77:  ">="(std_logic_vector,std_logic_vector) return BOOLEAN
/usr/share/freehdl/lib/ieee/std_logic_unsigned.vhdl:60:  ">="(std_logic_vector,std_logic_vector) return BOOLEAN
v2cc: lightshow.vhd: 3 errors
gvhdl: Compilation failed!
Died at /usr/bin/gvhdl line 211.

Was mach ich falsch? Wie kann ich da eine Entscheidung forcen? Und 
welche ist die richtige?

Der code

tb_lightshow.vhdl

library ieee;

use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;

entity tb_lightshow is
end tb_lightshow;

architecture tb_arch of tb_lightshow is

  component lightshow is
    port(
      led1     : out std_logic_vector(9 downto 0);   -- LED1 on debug board
      led2     : out std_logic_vector(19 downto 0);  -- LED2 + LED3 on debug board
      sw       : in std_logic_vector(3 downto 0);
      fxclk    : in std_logic
    );
  end component;

  signal tb_led1     : std_logic_vector(9 downto 0);   -- LED1 on debug board
  signal tb_led2     : std_logic_vector(19 downto 0);  -- LED2 + LED3 on debug board
  signal tb_sw       : std_logic_vector(3 downto 0);
  signal tb_fxclk    : std_logic;

begin

  tb_sw <= (others => '0');
  tb_fxclk <= not tb_fxclk  after 20 ns;  -- 25 MHz clock

  dut : lightshow
    port map (
      led1       => tb_led1,
      led2       => tb_led2,
      sw         => tb_sw,
      fxclk      => tb_fxclk
    );

end architecture;

lightshow.vhd

library ieee;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;
use IEEE.std_logic_unsigned.all;

entity lightshow is
   port(
      led1     : out std_logic_vector(9 downto 0);   -- LED1 on debug board
      led2     : out std_logic_vector(19 downto 0);  -- LED2 + LED3 on debug board
      sw       : in std_logic_vector(3 downto 0);
      fxclk    : in std_logic
   );
end lightshow;

--signal declaration
architecture RTL of lightshow is

type tPattern1 is array(9 downto 0) of integer range 0 to 255;
type tPattern2 is array(19 downto 0) of integer range 0 to 255;

signal pattern1  : tPattern1 := (0, 10, 41, 92, 163, 255, 163, 92, 41, 10);             -- pattern for LED1
signal pattern20 : tPattern2 := (0, 1, 2, 9, 16, 25, 36, 49, 64, 81, 64, 49, 36, 25, 16, 9, 2, 1, 0, 0);  -- 1st pattern for LED2
signal pattern21 : tPattern2 := (0, 19, 77, 174, 77, 19, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0);    -- 2nd pattern for LED2
signal pattern2  : tPattern2;                       -- pattern20 + pattern21

signal cnt1,cnt20, cnt21  : std_logic_vector(22 downto 0);
signal pwm_cnt            : std_logic_vector(19 downto 0);
signal pwm_cnt8           : std_logic_vector(7 downto 0);

begin
    pwm_cnt8 <= pwm_cnt(19 downto 12);
    
    dp_fxclk: process(fxclk)
    begin
         if fxclk' event and fxclk = '1' then
      
      -- pattern for led 1
      if ( cnt1 >= conv_std_logic_vector(7200000,23) )  -- 1/1.5 Hz
      then
    if ( sw(0) = '1' )
    then
        pattern1(8 downto 0) <= pattern1(9 downto 1);
        pattern1(9) <= pattern1(0);
    else
        pattern1(9 downto 1) <= pattern1(8 downto 0);
        pattern1(0) <= pattern1(9);
    end if;
        cnt1  <= (others => '0');
          else
    cnt1 <= cnt1  + 1;
      end if;

      -- pattern for led 2
      if ( ( cnt20 >= conv_std_logic_vector(4800000,23) ) or ( (sw(2)= '1') and (cnt20 >= conv_std_logic_vector(1600000,23)) ) )  -- SW1 off: 1/3Hz, SW1 on: 1Hz
      then
    pattern20(18 downto 0) <= pattern20(19 downto 1);
    pattern20(19) <= pattern20(0);
    cnt20 <= (others => '0');
      else
    cnt20 <= cnt20 + 1;
      end if;

      if ( ( cnt21 >= conv_std_logic_vector(2000000,23) ) or ( (sw(3)= '1') and (cnt21 >= conv_std_logic_vector(500000,23)) ) )
      then
    if ( sw(1) = '1' )
    then
        pattern21(18 downto 0) <= pattern21(19 downto 1);
        pattern21(19) <= pattern21(0);
    else
        pattern21(19 downto 1) <= pattern21(18 downto 0);
        pattern21(0) <= pattern21(19);
    end if;
    cnt21 <= (others => '0');
      else
    cnt21 <= cnt21 + 1;
      end if;

      for i in 0 to 19 loop
    pattern2(i) <= pattern20(i) + pattern21(i);
      end loop;
      
      -- pwm
      if ( pwm_cnt8 = conv_std_logic_vector(255,8) )
      then
    pwm_cnt <= ( others => '0' );
      else
    pwm_cnt <= pwm_cnt + 1;
      end if;
      -- led1
      for i in 0 to 9 loop
    if ( pwm_cnt8 < pattern1(i) ) 
    then
        led1(i) <= '1';
    else
        led1(i) <= '0';
    end if;
      end loop;
      for i in 0 to 19 loop
    if (pwm_cnt8 < pattern2(i) ) 
    then
        led2(i) <= '1';
    else
        led2(i) <= '0';
    end if;
      end loop;

  end if;
    end process dp_fxclk;
    
end RTL;

Kann mich jemand in die richtige Richtung stupsen?

[VHDL hotline (Gast)]

Md M. schrieb:
> use ieee.numeric_std.all;
> use ieee.std_logic_arith.all;
> use ieee.std_logic_unsigned.all;

Schreibe 100 mal:

Ich soll nicht std_logic_arith und std_logic_unsigned verwenden und erst 
recht nicht zusammen mit numeric_std.

[Md M. (Firma: Potilatormanufaktur) (mdma)]

VHDL hotline schrieb im Beitrag #4496340:
> Ich soll nicht std_logic_arith und std_logic_unsigned verwenden und erst
> recht nicht zusammen mit numeric_std.

Gesaved. Ist mir auch irgendwie noch aus meinen ersten VHDL-Gehversuchen 
bekannt, jetzt wo ich es lese. Ok, dann sind die Beispiele also 
schlecht. Denn egal was davon ich weglasse, es zieht eine Reihe 
Fehlermeldungen nach sich.

[Md M. (Firma: Potilatormanufaktur) (mdma)]

Ich habe jetzt aus dem Beispiel-Code alles rausgenommen, was Fehler 
verursacht hat, ich kann es jetzt also comilen. Aber die tb will so 
immernoch nicht.

library ieee;

use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;

--use IEEE.std_logic_unsigned.all;

entity lightshow is
   port(
      led1     : out std_logic_vector(9 downto 0);   -- LED1 on debug board
      led2     : out std_logic_vector(19 downto 0);  -- LED2 + LED3 on debug board
      sw       : in std_logic_vector(3 downto 0);
      fxclk    : in std_logic
   );
end lightshow;

--signal declaration
architecture RTL of lightshow is

type tPattern1 is array(9 downto 0) of integer range 0 to 255;
type tPattern2 is array(19 downto 0) of integer range 0 to 255;

signal pattern1  : tPattern1 := (0, 10, 41, 92, 163, 255, 163, 92, 41, 10);             -- pattern for LED1
signal pattern20 : tPattern2 := (0, 1, 2, 9, 16, 25, 36, 49, 64, 81, 64, 49, 36, 25, 16, 9, 2, 1, 0, 0);  -- 1st pattern for LED2
signal pattern21 : tPattern2 := (0, 19, 77, 174, 77, 19, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0);    -- 2nd pattern for LED2
signal pattern2  : tPattern2;                       -- pattern20 + pattern21

signal cnt1,cnt20, cnt21  : std_logic_vector(22 downto 0);
signal pwm_cnt            : std_logic_vector(19 downto 0);
signal pwm_cnt8           : std_logic_vector(7 downto 0);

begin
    pwm_cnt8 <= pwm_cnt(19 downto 12);
    
    dp_fxclk: process(fxclk)
    begin
         if fxclk' event and fxclk = '1' then
      
      -- pattern for led 1
      if ( cnt1 >= conv_std_logic_vector(7200000,23) )  -- 1/1.5 Hz
      then
    if ( sw(0) = '1' )
    then
        pattern1(8 downto 0) <= pattern1(9 downto 1);
        pattern1(9) <= pattern1(0);
    else
        pattern1(9 downto 1) <= pattern1(8 downto 0);
        pattern1(0) <= pattern1(9);
    end if;
        cnt1  <= (others => '0');
          else
--    cnt1 <= cnt1  + 1;
      end if;

      -- pattern for led 2
      if ( ( cnt20 >= conv_std_logic_vector(4800000,23) ) or ( (sw(2)= '1') and (cnt20 >= conv_std_logic_vector(1600000,23)) ) )  -- SW1 off: 1/3Hz, SW1 on: 1Hz
      then
    pattern20(18 downto 0) <= pattern20(19 downto 1);
    pattern20(19) <= pattern20(0);
    cnt20 <= (others => '0');
      else
--    cnt20 <= cnt20 + 1;
      end if;

      if ( ( cnt21 >= conv_std_logic_vector(2000000,23) ) or ( (sw(3)= '1') and (cnt21 >= conv_std_logic_vector(500000,23)) ) )
      then
    if ( sw(1) = '1' )
    then
        pattern21(18 downto 0) <= pattern21(19 downto 1);
        pattern21(19) <= pattern21(0);
    else
        pattern21(19 downto 1) <= pattern21(18 downto 0);
        pattern21(0) <= pattern21(19);
    end if;
    cnt21 <= (others => '0');
      else
--    cnt21 <= cnt21 + 1;
      end if;

      for i in 0 to 19 loop
    pattern2(i) <= pattern20(i) + pattern21(i);
      end loop;
      
      -- pwm
      if ( pwm_cnt8 = conv_std_logic_vector(255,8) )
      then
    pwm_cnt <= ( others => '0' );
      else
--    pwm_cnt <= pwm_cnt + 1;
      end if;
      -- led1
      for i in 0 to 9 loop
--    if ( pwm_cnt8 < pattern1(i) ) 
--    then
--        led1(i) <= '1';
--    else
--        led1(i) <= '0';
--    end if;
      end loop;
      for i in 0 to 19 loop
--    if (pwm_cnt8 < pattern2(i) ) 
--    then
--        led2(i) <= '1';
--    else
--        led2(i) <= '0';
--    end if;
      end loop;

  end if;
    end process dp_fxclk;
    
end RTL;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Md M. schrieb:
> Aber die tb will so immernoch nicht.
Was geht nicht?

BTW: nimm zum Rechnen die numeric_std. Und NUR die.
http://www.lothar-miller.de/s9y/categories/16-Numeric_Std
Beitrag "IEEE.STD_LOGIC_ARITH.ALL obsolete"

[Md M. (Firma: Potilatormanufaktur) (mdma)]

Lothar M. schrieb:
>> Aber die tb will so immernoch nicht.
> Was geht nicht?

Immernoch das hier

$ ./tb_lightshow 
Sorry, only default component binding is currently supported. No default binding for component lightshow found!

Lothar M. schrieb:
> BTW: nimm zum Rechnen die numeric_std. Und NUR die.
> http://www.lothar-miller.de/s9y/categories/16-Numeric_Std
> Beitrag "IEEE.STD_LOGIC_ARITH.ALL obsolete"

Alles klar.
Eine großartige website hast du da.

[Md M. (Firma: Potilatormanufaktur) (mdma)]

Ich hab es jetzt folgendermaßen zumindest irgendwie zum Laufen bekommen:
Ich habe die tb direkt mit in die lightshow.vhd geschrieben, die signals 
der entity vorinitialisiert und mir ein paar uses rausgepickt, ohne die 
es nicht ging. Am ehesten stört mich natürlich, dass ich die tb mit ins 
design file packen muss. Wie kreig ich das denn jetzt bloß gelöst? Den 
code habe ich angehängt.

[Duke Scarring (Gast)]

Md M. schrieb:
> Was mach ich falsch?
Mehreres, aber jeder hat mal angefangen ;-)

Hier ist die letzten Variante Deines Codes (getrennte Dateien) mit 
Modelsim simuliert:

$ vlib work

$ vcom lightshow.vhd
Start time: 06:52:04 on Mar 08,2016
vcom lightshow.vhd
Model Technology ModelSim SE-64 vcom 10.3d Compiler 2014.10 Oct  7 2014
-- Loading package STANDARD
-- Loading package TEXTIO
-- Loading package std_logic_1164
-- Loading package NUMERIC_STD
-- Loading package std_logic_arith
-- Loading package STD_LOGIC_SIGNED
-- Compiling entity lightshow
-- Compiling architecture RTL of lightshow
End time: 06:52:04 on Mar 08,2016, Elapsed time: 0:00:00
Errors: 0, Warnings: 0

$ vcom lightshow_tb.vhd
Start time: 06:52:10 on Mar 08,2016
vcom lightshow_tb.vhd
Model Technology ModelSim SE-64 vcom 10.3d Compiler 2014.10 Oct  7 2014
-- Loading package STANDARD
-- Loading package TEXTIO
-- Loading package std_logic_1164
-- Loading package NUMERIC_STD
-- Loading package std_logic_arith
-- Loading package STD_LOGIC_UNSIGNED
-- Compiling entity tb_lightshow
-- Compiling architecture tb_arch of tb_lightshow
End time: 06:52:10 on Mar 08,2016, Elapsed time: 0:00:00
Errors: 0, Warnings: 0

$ vsim -gui tb_lightshow
> add wave *
> run 1 ms

1. Erst sollte das DUT kompiliert werden, danach die Testbench.

2. Du verwendest immer noch std_logic_arith und STD_LOGIC_UNSIGNED.
Wirf die Libs raus. numeric_std kennt auch plus und minus, aber 
sinnvollerweise nur mit den Datentypen signed und unsigned.
Wer std_logic_vector verwendet muss casten.

3. In Deiner Simulation geht nix los, weil der Takt nicht initialisiert 
wird.
Ich verwende gerne die folgende Konstruktion:

constant clk_period     : time       := (1 sec) / 10000000;
signal   tb_clk         : std_ulogic := '0';
signal   simulation_run : boolean    := true;
...
  tb_clk <= not tb_clk after clk_period / 2 when simulation_run;
...
  wait for 1 ms;
  simulation_run <= false;
  report "Simulation ended.";
  wait;
...

Wenn man die Initialisierung anfügt, passiert auch was (siehe Anhang).

Duke

[Md M. (Firma: Potilatormanufaktur) (mdma)]

Duke Scarring schrieb:
>...

Nunja, das ganze hat ja mit Xilinx tools auch out of the box 
funktioniert, ohne dass ich was geändert habe - mit ISE Webpack konnte 
ich das synthetisieren und per ZTEX SDK in das FPGA schieben. Das heißt 
ja, dass die Xilinx tools mit dem Bibliotheken-Mix was anfangen können, 
ob das jetzt gut ist oder nicht sei hier egal. Mir ging es ja aber 
darum, es mit freehdl zu simulieren. Den Xilinx Simulator habe ich gar 
nicht erst versucht. Ich würde auch die Xilinx tools zum synthetisieren 
nicht nehmen, wenn es eine open source Alternative gäbe. Und mit meiner 
letzten Version konnte ich es ja sogar mit freehdl simulieren, nur 
musste ich dafür die testbench mit in das eigentlich design schreiben, 
damit freehdl das richtig compiled und linkt. Mich würde jetzt 
eigentlich nur interessieren, wie ich freehdl korrekt mit zwei files 
füttere. Und ja, ich weiß, dass ich jede Menge Baustellen habe, auch das 
mit den Libs weiß ich eigentlich. ich hatte sogar zwei Semester 
Digitaltechnik in VHDL, ist aber doch ein paar Jahre her, dass ich 
wirklich ein konkretes Vorhaben in VHDL angegangen bin. Deshalb ja auch 
die examples, um mein neues Board mal blinken zu sehen und um mir die 
Arbeitsumgebung einzurichten usw. Und da hat eben das 
freehdl/gtkwave-Gespann aus verschiedenen Gründen seinen unumstößlichen 
Platz eingenommen. Aber danke für die steten Hinweise, ich werde sie 
beherzigen, sobald ich im Sattel sitze :)