BLOCKRAM VHDL Beschreibung

[René D. (Firma: www.dossmatik.de) (dose)]

Wie kann ich Herstellerunabhängig  Blockram in VHDL beschreiben?

Leider muss ich die Frage nochmal anbringen. Da ich es nicht richtig 
sicher hin bekommen.

[user (Gast)]

http://vhdlguru.blogspot.de/2011/01/block-and-distributed-rams-on-xilinx.html

Sollte von den meisten Synthesetools als Block-Ram erkannt werden

[René D. (Firma: www.dossmatik.de) (dose)]

--Vorschlag aus dem verlinkten Beitrag
PROCESS(Clk)
BEGIN
    if(rising_edge(Clk)) then
        if(we='1') then
            ram(address) <= data_i;
        end if;
        data_o <= ram(address);
    end if;
END PROCESS;

Ich habe es fast genau so. Lediglich dass ich noch eine if Bedingung 
habe, welches RAM aktiv ist.

 process(BCLK) 
   begin
     if rising_edge(BCLK) then
       if BBUS_IN.BSEL(0)='1' and BBUS_IN.Bactive='1' then
         BRDATA<= IRAM_BLOCK0 (to_integer(unsigned( BBUS_IN.BADDR(addresswidth-1 downto 2))))
               &IRAM_BLOCK1 (to_integer(unsigned( BBUS_IN.BADDR(addresswidth-1 downto 2))))
               &IRAM_BLOCK2 (to_integer(unsigned( BBUS_IN.BADDR(addresswidth-1 downto 2))))
               &IRAM_BLOCK3 (to_integer(unsigned( BBUS_IN.BADDR(addresswidth-1 downto 2))));
       else
         BRDATA<= RAM_BLOCK0 (to_integer(unsigned( BBUS_IN.BADDR(addresswidth-1 downto 2))))
               &RAM_BLOCK1 (to_integer(unsigned( BBUS_IN.BADDR(addresswidth-1 downto 2))))
               &RAM_BLOCK2 (to_integer(unsigned( BBUS_IN.BADDR(addresswidth-1 downto 2))))
               &RAM_BLOCK3 (to_integer(unsigned( BBUS_IN.BADDR(addresswidth-1 downto 2))));
       end if;
     end if;
   end process;

[berndl (Gast)]

das ist ganz sicher nicht "fast genau so"...

Du hast kein echtes 'write enable', da du ja in jedem Fall schreibst 
(entweder im if oder im else Zweig) und das in der Bedingung erst heraus 
kodierst.

Zieh' mal die ganzen Multiplexer aus dem Prozess raus, so dass nur noch 
die BRAM Beschreibung von oben im Prozess steht. Dann muss das 
eigentlich bei allen mir bekannten Tools (X, A, L) funktionieren

[Falk B. (falk)]

Beitrag "Re: Inferred True Dual Port RAM für Xilinx und Altera"

[fragi (Gast)]

Was gibt es denn eigentlich für einen Vorteil, so ein RAm zu nehmen, 
statt einen fertigen Core?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Portierbarkeit.
Denn sonst könnte man auch jedes einzelne Gatter und jedes Flipflop von 
Hand instantiieren und verdrahten...

[Christian R. (supachris)]

Außerdem sind 5 Zeilen VHDL meiner Meinung nach besser und schneller 
lesbar als ein IP Core, den ich erst mit dem Core Editor öffnen muss. 
Revisionskontrolle mit SVN o.ä. ist auch besser machbar.

[René D. (Firma: www.dossmatik.de) (dose)]

Es frisst auch jeder Simulator.

[René D. (Firma: www.dossmatik.de) (dose)]

Lösung des Problems. So wandert es in den Blockram

   process(BCLK) 
   begin
     if rising_edge(BCLK) then
       
         IRAM_OUT<= IRAM_BLOCK0 (to_integer(unsigned( BBUS_IN.BADDR(addresswidth-1 downto 2))))
               &IRAM_BLOCK1 (to_integer(unsigned( BBUS_IN.BADDR(addresswidth-1 downto 2))))
               &IRAM_BLOCK2 (to_integer(unsigned( BBUS_IN.BADDR(addresswidth-1 downto 2))))
               &IRAM_BLOCK3 (to_integer(unsigned( BBUS_IN.BADDR(addresswidth-1 downto 2))));
       
         DRAM_OUT<= RAM_BLOCK0 (to_integer(unsigned( BBUS_IN.BADDR(addresswidth-1 downto 2))))
               &RAM_BLOCK1 (to_integer(unsigned( BBUS_IN.BADDR(addresswidth-1 downto 2))))
               &RAM_BLOCK2 (to_integer(unsigned( BBUS_IN.BADDR(addresswidth-1 downto 2))))
               &RAM_BLOCK3 (to_integer(unsigned( BBUS_IN.BADDR(addresswidth-1 downto 2))));
       
     end if;
   end process; 


   BBUS_OUT.BRDATA<=IRAM_out when (BBUS_IN.BSEL(0)='1' and BBUS_IN.Bactive='1') else DRAM_OUT ;

[fragi (Gast)]

Lothar M. schrieb:
> Portierbarkeit.
> Denn sonst könnte man auch jedes einzelne Gatter und jedes Flipflop von
> Hand instantiieren und verdrahten...

Ich mache die Block-Rams immer mit einem VHDL-Instanz rein. Copy und 
Paste. Geht bei Lattice und Xilinx gleichermassen.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

fragi schrieb:
> Geht bei Lattice und Xilinx gleichermassen.
Aber eben nicht mit der selben Instantiierung...

Und sogar vom selben Hersteller gibts je nach Familie unterschiedliche 
Templates.

[mhm (Gast)]

Wir haben uns für Blockrams einfach Wrapper gebaut. Dann kann man die im 
gesamten Design immer gleich instanziieren und wenn man mal den 
FPGA-Hersteller oder sogar nur die Familie innerhalb eines Herstellers 
wechseln sollte, gibt es genau eine Stelle (im Wrapper), wo man etwas 
ändern muss (anderen Blockram instanziieren).

Damit erreicht man einen schönen Tradeoff zwischen Portierbarkeit und 
'das Synthese-Tool macht, was ich will'.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

mhm schrieb:
> Damit erreicht man einen schönen Tradeoff
Zudem kann man für den Simulator ein schnelles generisches VHDL-RAM 
verwenden, und muss nicht unbedingt ein herstellerspezifisches Modell 
mitsimulieren...