SPI Schnittstelle CLK und Counter gesteuert

[Fredolin .. (fredolin92)]

Hallo liebe Community,
ich bin noch ein VHDL Neuling und stehe vor einem Problem.
Ich möchte eine SPI Schnittstelle auf einem CPLD realisieren.
Dabei soll es kein ChipSelect geben und die Ausgabe der MISO Leitung 
soll bei Beginn des Clocks starten. Mein Problem ist aus dem Screenshot 
zu entnehmen. Das Register "dinsr" wird erst bei der zweiten Flanke 
geschoben und dadurch kommt es zur Fehlübertragung. Ich habe bereits 
etliche Versuche im Code unternommen, jedoch ohne erfolg. Ich wäre um 
Ratschläge unendlich dankbar!

Hier mein Code:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity SPISlave is
    Generic (  dataBitDepth: NATURAL := 8;
    counterBitDepth: NATURAL := 3
  );
    Port ( SPICLK : in  STD_LOGIC;
           MISO : out  STD_LOGIC;
     count:  out std_logic_vector(counterBitDepth-1 downto 0);
           Din  : in  STD_LOGIC_VECTOR (dataBitDepth-1 downto 0)
    );
end SPISlave;

architecture Behavioral of SPISlave is
signal dinsr  : STD_LOGIC_VECTOR (dataBitDepth-1 downto 0) := "00000000";
signal pre_count: STD_LOGIC_VECTOR (counterBitDepth-1 downto 0) := "000";  --Initialisierung des Startzählers
begin
-- Counter Prozess
  process (SPICLK)   
  begin
    if RISING_EDGE(SPICLK) then   
      pre_count <= pre_count + "1";    
    end if;
  end process;
  count <= pre_count;
  count_8 <=  '1' when (pre_count = "111") else '0';
  
  
  -- Parallel-Eingänge --> MISO
  process (pre_count, SPICLK)   
  begin
    if (pre_count = "000") then
      dinsr <= Din;
    elsif RISING_EDGE(SPICLK) then                                
      dinsr <= dinsr(dinsr'left-1 downto 0) & '0'; 
    end if;
  end process;
    end Behavioral

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Fredolin .. schrieb:
> Ich möchte eine SPI Schnittstelle auf einem CPLD realisieren. Dabei soll
> es kein ChipSelect geben
Das ist Murks. Ein einziger kleiner ESD Peak auf der CLK Leitung, und 
für den Test des Tages bist du um 1 Bit versetzt.
Oder hast du sonst irgendeinen Resync-Mechanismus?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Fredolin .. schrieb:
> use IEEE.NUMERIC_STD.ALL;
> use IEEE.STD_LOGIC_UNSIGNED.ALL;
Wer hat dir den Tipp gegeben?
Die numeric_std hat mit Sicherheit alles, was du brauchst...
http://www.lothar-miller.de/s9y/categories/16-Numeric_Std
Und auch den Beitrag "IEEE.STD_LOGIC_ARITH.ALL obsolete"

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Fredolin .. schrieb:
> if (pre_count = "000") then
>       dinsr <= Din;
Das ist ein asynchroner kombinatorischer Reset. Der wird wegen 
Glitches in der Realität niemals zuverlässig funktionieren. Denn 
wenn z.B. der Zähler von 001 nach 010 hochgezählt wird, dann kann für 
kurze Zeit (im sub-ns Bereich) auch 011 oder 000 auftreten. Und was 
macht dann dein Zähler? Oder besser noch: was machen dann einzelne 
Flipflops deines Zählers?
Du weißt es nicht sicher? Richtig!

BTW: die Ursache deines jetzigen "Problems" heißt Latency...