VHDL-Design, graphisch darstellen lassen

[Matze (Gast)]

Hallo,

Ich möchte mein VHDL-Design, welches in Vivado geschreiben wurde 
graphisch darstellen lassen.

Gibt es ein Programm, welches das Design so darstellt, dass nur die in 
VHDL beschriebenen Gatter and  or  not / FFs... angezeigt werden?

Denn der z.b. in Schaltplan des Elaborated Design unter RTL-Analyse von 
Vivado generierte Schaltplan der sämtliche generierten Buffer und Mux'es 
enthält ist beim Betrachten eher unverständlich.

Danke!

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Matze schrieb:
> Gibt es ein Programm, welches das Design so darstellt, dass nur die in
> VHDL beschriebenen Gatter and  or  not / FFs... angezeigt werden?
Was bedeutet hier "nur"?

Es gibt den RTL-Schematic, der dir anzeigt, welche Primitives (And, Or, 
Not, Mux, Flipflops...) verwendet wurden. Und es gibt den 
Technology-Schematic, der dir das Ganze auf Implementierungsebene 
anzeigt.

Du meinst hier vermutlich die zweite Darstellungsart, die auch IO-Buffer 
und wasweißichnochalles darstellt. Kurz: sieh dir den RTL-Plan des 
Synthesizers vor der Implementierung an. Dort fehlen weitestgehend die 
konkreten Hardwarebeziehungen...

[Kameramann (Gast)]

Das RTL-Schematic ist so ziemlich das Sinnloseste, was es im Umfeld des 
modernen FPGA-designs gibt, denn es hat Null Aussagekraft. Im RTL wird 
eine Art von Schaltung gezeigt, die so nicht existiert. Allerhöchsten 
kann man da schauen, ob er die automatischen Buffer eingesetzt hat, 
wobei man die im Vivado auch in der Netzlistenansicht ersehen kann.

Das RTL ist auch deshalb sinnlos, weil es eine parallel zu Netzliste im 
FPGA erstellte Ansicht darstellt, die infolge eines Fehlers im Programm 
falsch oder scheinbar richtig sein kann.

Ich würde darauf komplett verzichten und die reale Netzliste in verbaler 
Form inspizieren. Vivado macht das ja iGs. zur ISE recht umfangreich.

Wenn man Grafik will, dann kann man es gleich im Block Design eingeben, 
dann hat man wenigstens die Gewissheit, dass er von DEM design ausgehend 
arbeitet.

Aber wer tut das heute noch ...

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Kameramann schrieb:
> Das RTL-Schematic ist so ziemlich das Sinnloseste, was es im Umfeld des
> modernen FPGA-designs gibt, denn es hat Null Aussagekraft.
Das sehe ich jetzt ganz anders. Im RTL Plan des Synthesizers möchte ich 
die von mir in VHDL beschriebene Schaltung wiederfinden. Falls ich den 
Schaltplan nicht erkennene, hat der Synthesizer meine Beschreibung 
nicht verstanden...

Und zudem ist der Synthese-RTL Plan (der ja letzlich nur eine grafische 
Aufbereitung der RTL Netzliste ist) das, worauf nachfolgende 
Designschritte aufbauen.

[Michael W. (Gast)]

Kameramann schrieb:
> Wenn man Grafik will, dann kann man es gleich im Block Design eingeben
> dann hat man wenigstens die Gewissheit, dass er von DEM design ausgehend
> arbeitet.

Das stellt aber auch nicht sicher, daß man die Schaltung bekommt, die 
man eingegeben hat.

> Aber wer tut das heute noch ...
Mehr, als Du denkst! Ich habe z.B. von einer Firma ein komplettes 
Vivado-Block-Design bekommen, das ich portieren und erweitern soll. Die 
gesamte Abteilung arbeitet mit dem Block Design!

Ok, es gibt auch welche, die Grafikeingaben kategorisch ablehnen.

[René D. (Firma: www.dossmatik.de) (dose)]

Matze schrieb:
> Hallo,
>
> Ich möchte mein VHDL-Design, welches in Vivado geschreiben wurde
> graphisch darstellen lassen.
>
> Gibt es ein Programm, welches das Design so darstellt, dass nur die in
> VHDL beschriebenen Gatter and  or  not / FFs... angezeigt werden?

Die Hirachie lässt sich mit Doxygen sehr gut darstellen.

[René D. (Firma: www.dossmatik.de) (dose)]

>
> Die Hirachie lässt sich mit Doxygen sehr gut darstellen.
Hier ein Beispiel

[Doxygen-Neuling (Gast)]

Das schaut interessant aus. Kann das das Programm von Alleine? Was muss 
man tun, um das zu erhalten? Kann es auch die Signale ausgeben?