CS4344 I²S D/A Wandler

[Daniel K. (daniel_k80)]

Hallo zusammen,

ich möchte mit meinem FPGA den o. g. D/A-Wandler ansteuern 
(http://store.digilentinc.com/pmodi2s-stereo-audio-output/). Dazu habe 
ich mir einen I²S-Transmitter geschrieben, der mit 8,192 MHz getaktet 
wird:

library ieee;
use ieee.std_logic_1164.all;

entity I2S_Transmitter is
    generic (  
        DATA_WIDTH : integer := 32
    );
    port (
        Clock   :   in STD_LOGIC;
        Data_In :   in STD_LOGIC_VECTOR(31 downto 0); 
        Reset   :   in STD_LOGIC;
        LRCLK   :   out STD_LOGIC;
        DOUT    :   out STD_LOGIC;
        MCLK    :   out STD_LOGIC;
        Empty   :   out STD_LOGIC    
    );
end entity;

architecture I2S_Transmitter_Arch of I2S_Transmitter is

    signal InputBuffer  :   std_logic_vector(DATA_WIDTH - 1 downto 0) := (others => '0');
    signal Empty_Signal :   std_logic := '1';
    
    signal DOUT_D1      :   std_logic := '0';
    signal WS           :   std_logic := '0';
    signal Counter      :   integer := 0;

begin
 
LRCLK_Logic:
        process (Clock)
        begin
            if(falling_edge(Clock)) then
                if(Reset = '1') then
                    Counter <= 0;
                    WS <= '1';
                else
                            
                    Counter <= Counter + 1;
                    
                    if(Counter > (DATA_WIDTH / 2 - 1)) then
                        WS <= '1';
                    else
                        WS <= '0';
                    end if;
                    
                    if(Counter = (DATA_WIDTH - 1)) then
                        Counter <= 0;
                    end if;
                end if; 
            end if;
        end process;
    
Load_and_shift_out_Data:
        process(Clock)
        begin
            if(falling_edge(Clock)) then
                if(Reset = '1') then
                    InputBuffer <= (others => '0');
                    Empty_Signal <= '1';
                else
                    if(Empty_Signal = '1') then
                        InputBuffer <= Data_In;
                        Empty_Signal <= '0';
                    else
                        InputBuffer <= InputBuffer((DATA_WIDTH - 2) downto 0) & '0';   
                        DOUT_D1 <= InputBuffer(DATA_WIDTH - 1);
                    end if;        
                    
                    if(Counter = (DATA_WIDTH - 1)) then
                        Empty_Signal <= '1';
                    end if;     
                end if;
            end if;
        end process;

    MCLK <= Clock;
    LRCLK <= WS;
    DOUT <= DOUT_D1;
    Empty <= Empty_Signal;

end architecture I2S_Transmitter_Arch;

Das ganze Design habe ich in einer Testbench getestet und es sah (meiner 
Meinung nach) gut aus (siehe Screenshot).

Testbench:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity I2S_Transmitter_TB is
--  Port ( );
end I2S_Transmitter_TB;

architecture I2S_Transmitter_TB_Arch of I2S_Transmitter_TB is

    signal WS       : std_logic := '0';
    signal SCK      : std_logic := '1';
    signal Empty    : std_logic := '0';
    signal Reset    : std_logic := '0';
    signal Data_In  : std_logic_vector(31 downto 0) := (others => '0');
    signal SD       : std_logic;
    signal MCLK     : std_logic;
    
    constant clk_period:    Time := 122 ns;
    constant ws_period:     Time := 16 * clk_period;

begin

DUT:
    entity work.i2s_transmitter
        port map (
            MCLK => MCLK,
            LRCLK => WS,
            Data_In => Data_In,
            Clock => SCK,
            DOUT => SD,
            Empty => Empty,
            Reset => Reset
        );
CLOCK:

    process
    begin
        wait for clk_period/2;
        SCK <= not SCK;
    end process;

STIMULUS:

    process 
    begin
        Data_In <= x"507B507B";
        Reset <= '1';
        wait for 10 us;
        Reset <= '0';
        wait for 10 us;
        Data_In <= (others => '0');
        wait for 30 ms;
        Reset <= '1';
        wait for 5 ms;
        
    end process;

end I2S_Transmitter_TB_Arch;

An das Modul habe ich nun ein paar selbstgepowerte Boxen angeschlossen 
(irgendwelche billig Boxen...Ultron mini cubes 2.0). Allerdings kommt 
kein Sound aus den Boxen...nur irgendwelches rauschen, welches aber 
unabhängig von den Daten ist die ich zum Chip sende.
Wo kann der Fehler stecken?

Danke für die Hilfe!

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Daniel K. schrieb:
> rauschen, welches aber unabhängig von den Daten ist die ich zum Chip
> sende.
Wie sendest du denn Daten zum Chip?

Daniel K. schrieb:
> Dazu habe ich mir einen I²S-Transmitter geschrieben, der mit 8,192 MHz
> getaktet wird
Wie generierst du diesen Takt?

Daniel K. schrieb:
> Wo kann der Fehler stecken?
Hast du ein Oszilloskop?

BTW: warum schon wieder ein neuer Thread?
Das ist doch noch das alte Thema wie im 
Beitrag "I2S Schieberegister", oder nicht?

[Daniel K. (daniel_k80)]

Hallo Lothar,

Lothar M. schrieb:
> Daniel K. schrieb:
>> rauschen, welches aber unabhängig von den Daten ist die ich zum Chip
>> sende.
> Wie sendest du denn Daten zum Chip?
>

mein Top-Design schaut so aus:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity Top is
    port (
        Clock_In   :   in  STD_LOGIC;
        MCLK    :   out STD_LOGIC;
        LRCLK   :   out  STD_LOGIC;
        DEM     :   out STD_LOGIC;
        DOUT    :   out STD_LOGIC
        );
end Top;

architecture Top_Arch of Top is

    signal Clock_Out : std_logic := '0';
    signal Empty : std_logic;

    component Clock is
        port (
          Clock_In : in STD_LOGIC;
          Clock_Out : out STD_LOGIC
        );
    end component;
    
    component I2S_Transmitter is
        port (
            Clock   :   in STD_LOGIC;
            Data_In :   in STD_LOGIC_VECTOR(31 downto 0); 
            Reset   :   in STD_LOGIC;
            LRCLK   :   out STD_LOGIC;
            DOUT    :   out STD_LOGIC;
            MCLK    :   out STD_LOGIC;
            Empty   :   out STD_LOGIC        
        );
    end component;
    
begin

Clocking_Wizard: component Clock port map (
                    Clock_In => Clock_In,
                    Clock_Out => Clock_Out
                    );
   
I2S:              component I2S_Transmitter port map (
                    Clock => Clock_Out,
                    MCLK => MCLK,
                    LRCLK => LRCLK,
                    DOUT => DOUT,
                    Data_In => x"77777777",
                    Reset => '0',
                    Empty => Empty                    
                    );
    
    DEM <= '0';
  
end Top_Arch;

Ich sende im Prinzip erst einmal nur die selben Daten...da muss dann ja 
ein konstanter Ton bei raus kommen.

> Daniel K. schrieb:
>> Dazu habe ich mir einen I²S-Transmitter geschrieben, der mit 8,192 MHz
>> getaktet wird
> Wie generierst du diesen Takt?
>

Der Takt wird mittels Clocking Wizzard generiert.

> Daniel K. schrieb:
>> Wo kann der Fehler stecken?
> Hast du ein Oszilloskop?
>

Ja, ich muss es wohl mal wieder aus dem Schrank kramen...gleich mal 
morgen machen :)

> BTW: warum schon wieder ein neuer Thread?
> Das ist doch noch das alte Thema wie im
> Beitrag "I2S Schieberegister", oder nicht?

Im Prinzip gehört es dazu. Nur ich weiß nicht wie das hier gehandhabt 
wird. In anderen Foren (Xilinx, Microsoft, etc.) ist es üblich ein neues 
Problem in einen neuen Thread zu packen und in einem Thread nur ein 
explizites Problem zu diskutieren, auch wenn beide Probleme zum selben 
Thema gehören. Daher habe ich einen neuen Thread auf gemacht...

[Georg A. (georga)]

Da ist das Timing völlig daneben. MCLK und SCLK sind bei sowas 
eigentlich nie identisch. Bei dir wäre der Sampletakt offensichtlich 
8.192MHz/32=256kHz, was ja wohl ziemlicher Quatsch ist. Schau ins 
Datenblatt vom CS4344, da stehen Vorschriften zu den definierten (aka 
benötigten) Verhältnissen von MCLK zu Sampleclock und ebenso WS/LRCK zu 
SCLK.

Edit:
> Ich sende im Prinzip erst einmal nur die selben Daten...da muss dann ja
> ein konstanter Ton bei raus kommen.

Was soll da rauskommen ausser Gleichspannung, die der Wandler 
wegrechnet?

[Mw E. (Firma: fritzler-avr.de) (fritzler)]

Bei der Waveform stimmt absolut garnichts und das Datenblatt haste wohl 
auch nicht gelesen.
Das ist kein I2S sondern irgendwas anderes.

Ersteinmal bekommste mit 8,192MHz keine Standardsamplerate hin, also man 
nehme 12,288MHz für 48kHz Samplerate.
Mit 8,192MHz geht nur: 128kHz, 64kHz, 32kHz
Mit MCLK = SCLK = 8,192MHz geht nur eine Samplerate von 128kHz.

Zudem sind es zu wenig Bits zwischen 2 Flanken von WS (LRCK).
I2S überträgt 2x32 Bits pro LRCK Periode, auch dann wenn du nur 16 Bit 
des 24Bit DACs brauchst.

Guck dir zudem an ab wann das erste Bit des Samples nach der LRCK Flanke 
übertragen werden darf. Als kleiner Tipp: nicht sofort.

Wie oben schon angesagt, imemr dieselben Daten senden ergibt kein Ton...
Nen Sägezahn (Counter) senden reicht als erster Test.

[Weltbester FPGA-Pongo (Gast)]

Mw E. schrieb:
> nehme 12,288MHz für 48kHz Samplerate.

Das sind auch die Frequenzen, die ich kenne. Soweit ich mich erinnere, 
liefert die auch der Wandler. Das müsste also irgendwie im Modell der 
Testbench auftauchen.

[Carl D. (jcw2)]

> Zudem sind es zu wenig Bits zwischen 2 Flanken von WS (LRCK).
> I2S überträgt 2x32 Bits pro LRCK Periode, auch dann wenn du nur 16 Bit
> des 24Bit DACs brauchst.

Kann bis zu 64Bit je Frame übertragen, muß aber nicht. Die 
Philips-Original-Spezifikation nennt an keiner einzigen Stelle eine Zahl 
für die Wortlänge.

[Mw E. (Firma: fritzler-avr.de) (fritzler)]

Carl D. schrieb:
> Kann bis zu 64Bit je Frame übertragen, muß aber nicht. Die
> Philips-Original-Spezifikation nennt an keiner einzigen Stelle eine Zahl
> für die Wortlänge.

Aber so ziemlich alle DAC Datenblätter wollen da 32Bit sehen bei der 
Config des TE.
Sonst würden die Verhältnisse MCLK/SCLK/LRCK nicht mehr stimmen.

[Weltbester FPGA-Pongo (Gast)]

Mw E. schrieb:
> Aber so ziemlich alle DAC Datenblätter wollen da 32Bit sehen bei der
> Config des TE.
> Sonst würden die Verhältnisse MCLK/SCLK/LRCK nicht mehr stimmen.

Dafür sind die Takte aber sicher da, daß man das individuell steuern 
kann, oder?

Was den DAC angeht, müsste man das eigentlich belibnig tunen können, 
zumindest bei Aufrechterhalt der Verhältnisse und umtakten.

[Georg A. (georga)]

Vom MCLK leitet sich alles ab. Und mal abgesehen von den analogen 
Filtern am Ausgang (deren Einfluss man kaum hört, paar dB SNR hin oder 
her) ist es dem DAC ziemlich egal, was die tatsächliche Samplerate ist. 
Im CS4344-Datenblatt stehen auch nur untere und obere Grenzen. Wenn nur 
8.192kHz da sind, werden es halt 32kHz. Gab's ja bei DAT-Longplay auch, 
ist also nicht so ungewöhnlich.

[Daniel K. (daniel_k80)]

Hallo zusammen,

danke für den ganzen Input. Anscheinend habe ich da was gewaltig 
missverstanden...
Nun gut, ich habe mir mal die ganzen Hinweise durchgelesen und einen 
weiteren Versuch gestartet :)
MCLK nehme ich nun einen Takt von 12,288 MHz. Wegen dem konstanten Pegel 
an DEM/SCLK wechselt der Chip in den internal serial Clock Modus und bei 
2x32 Bit Daten entspricht das dann einer Samplerate von 128 kHz(?).
Das Design habe ich zudem auch angepasst:

library ieee;
use ieee.std_logic_1164.all;

entity I2S_Transmitter is
    generic (  
        DATA_WIDTH_PER_CHANNEL : integer := 32
    );
    port (
        Clock   :   in STD_LOGIC;
        Data_In :   in STD_LOGIC_VECTOR(((DATA_WIDTH_PER_CHANNEL * 2) - 1) downto 0); 
        Reset   :   in STD_LOGIC;
        LRCLK   :   out STD_LOGIC;
        DOUT    :   out STD_LOGIC;
        MCLK    :   out STD_LOGIC;
        Busy   :   out STD_LOGIC    
    );
end entity;

architecture I2S_Transmitter_Arch of I2S_Transmitter is

    signal Data_Left    :   std_logic_vector(((DATA_WIDTH_PER_CHANNEL) - 1) downto 0) := (others => '0');
    signal Data_Right   :   std_logic_vector(((DATA_WIDTH_PER_CHANNEL) - 1) downto 0) := (others => '0');
    signal Busy_Signal  :   std_logic := '1';
    
    signal DOUT_D1      :   std_logic := '0';
    signal WS           :   std_logic := '0';
    signal Counter      :   integer := 0;

begin
 
LRCLK_Logic:
        process (Clock)
        begin
            if(falling_edge(Clock)) then
                if(Reset = '1') then
                    Counter <= 0;
                else
                            
                    Counter <= Counter + 1;
                    
                    if(Counter = (DATA_WIDTH_PER_CHANNEL - 1)) then
                        WS <= '1';
                    end if;
                    
                    if(Counter = ((DATA_WIDTH_PER_CHANNEL * 2)) - 1) then
                        Counter <= 0;
                        WS <= '0';
                    end if;
                end if; 
            end if;
        end process;
    
Load_and_shift_out_Data:
        process(Clock)
        begin
            if(falling_edge(Clock)) then
                if(Reset = '1') then
                    Data_Left <= (others => '0');
                    Data_Right <= (others => '0');
                else
                    if(WS = '1') then
                        Data_Right <= Data_Right((DATA_WIDTH_PER_CHANNEL - 2) downto 0) & '0';  
                        DOUT_D1 <= Data_Right(DATA_WIDTH_PER_CHANNEL - 1);
                    else
                        Data_Left <= Data_Left((DATA_WIDTH_PER_CHANNEL - 2) downto 0) & '0';  
                        DOUT_D1 <= Data_Left(DATA_WIDTH_PER_CHANNEL - 1);
                    end if;   
                    
                    if(Counter = ((DATA_WIDTH_PER_CHANNEL * 2)) - 1) then
                        Data_Left <= Data_In(((DATA_WIDTH_PER_CHANNEL * 2) - 1) downto DATA_WIDTH_PER_CHANNEL);
                        Data_Right <= Data_In((DATA_WIDTH_PER_CHANNEL - 1) downto 0);
                    end if;            
                end if;
            end if;
        end process;

    MCLK <= Clock;
    LRCLK <= WS;
    DOUT <= DOUT_D1;
    Busy <= Busy_Signal;

end architecture I2S_Transmitter_Arch;

Und dazu die passende Testbench:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity I2S_Transmitter_TB is
--  Port ( );
end I2S_Transmitter_TB;

architecture I2S_Transmitter_TB_Arch of I2S_Transmitter_TB is

    signal Clock : std_logic := '0';

    signal Busy    : std_logic := '0';
    signal Reset    : std_logic := '0';
    signal LRCLK    : std_logic;
    signal Data_In  : std_logic_vector(63 downto 0) := (others => '0');
    signal DOUT     : std_logic;
    signal MCLK     : std_logic;
    
    -- 8,192 MHz
    -- 128 kHz Abtastfrequenz
    constant CLK_Period:    Time := 122.0703 ns;
    
    component I2S_Transmitter is
        port (
            Clock   :   in STD_LOGIC;
            Data_In :   in STD_LOGIC_VECTOR(63 downto 0); 
            Reset   :   in STD_LOGIC;
            LRCLK   :   out STD_LOGIC;
            DOUT    :   out STD_LOGIC;
            MCLK    :   out STD_LOGIC;
            Busy    :   out STD_LOGIC    
        );
    end component I2S_Transmitter;
    
begin

I2S_TRANSMITTER_DUT:

    component I2S_Transmitter port map (
                    Clock => Clock,
                    Data_In => Data_In,
                    Reset => Reset,
                    LRCLK => LRCLK,
                    DOUT => DOUT,
                    MCLK => MCLK,
                    Busy => Busy
                    );
                            
Clock_Generation:

    process
    begin
        wait for CLK_Period / 2;
        Clock <= not Clock;
    end process;

STIMULUS:

    process 
    begin
        Data_In <= x"AA000000AA000000";
        Reset <= '1';
        wait for 10 us;
        Reset <= '0';
        wait for 10 us;
        Data_In <= (others => '0');
        wait for 30 ms;
        Reset <= '1';
        wait for 5 ms;
        
    end process;

end I2S_Transmitter_TB_Arch;

Da ist noch ein bisschen Optimierungsbedarf an dem Sender, aber die I²S 
Datenübertragung sollte jetzt dem Standard entsprechen (oder?).

[Mw E. (Firma: fritzler-avr.de) (fritzler)]

Mach doch mal besser wieder nen Waveform Bild und sende dabei nur 1en 
als Nutzdaten, damit man sieht wo das startet und aufhöhrt.

[Georg A. (georga)]

Und wo kommt jetzt SCK her?

[Daniel K. (daniel_k80)]

Anbei habe ich mal den Screenshot von der Simulation angehängt.
SCLK wird bei mir auf einen konstanten Pegel (Low) gezogen (ist in der 
Simulation und im I2S-Sender nicht enthalten, sondern im Top-Design).

[Georg A. (georga)]

> SCLK wird bei mir auf einen konstanten Pegel (Low) gezogen

Und das hilft was? Dass der Chip intern ein SCK generiert, dass du nicht 
sehen kannst und daher nicht weisst, ob deine Annahmen MCLK/LRCK bzw. 
MCLK/SCLK_int und damit das Timing der Datenausgabe stimmen? So kann man 
sich das Leben auch schwer machen, obwohl man es sich extra leicht 
machen will...

Die Deemphasis brauchst du vermutlich eh nicht...

Erzeuge ALLE Signale selbst, dann ist es viel einfacher, das Timing zu 
checken. SCLK brauchst du intern ja auch, sonst bekommst du deine Daten 
nicht raus, spart also nicht mal was...

[Mw E. (Firma: fritzler-avr.de) (fritzler)]

Das sieht jetzt schon mehr nach nem I2S aus, das sollte der DAC 
verstehen.
SCK sollteste auch wieder ausgeben und nich den DAC irgendwas 
interpretieren lassen.

Und wie schon öfter gesagt: nur gleiche Daten senden ergibt kein Ton.

[Burkhard K. (buks)]

Daniel K. schrieb:
> Anbei habe ich mal den Screenshot von der Simulation angehängt.
> SCLK wird bei mir auf einen konstanten Pegel (Low) gezogen (ist in der
> Simulation und im I2S-Sender nicht enthalten, sondern im Top-Design).

Hallo Daniel,

ich hab den CS4344 / Pmod-I2S mit mehreren, einstellbaren SRates in 
Betrieb. Ein paar grundsätzliche Bemerkungen:

  * Leistunganpassung Codec <--> Boxen?  Laut Datenblatt beträgt die 
minimale Ausgangsimpedanz 100 Ohm - evtl. erstmal nur Kopfhörer 
einstöpseln?

  * Verhältnis MCLK/LRCK - wie bereits gesagt - Datenblattstudium ist 
angesagt. Ein Verhältnis 64:1 ist nur für SR >= 100 kHz spezifiziert 
(Seite 9). Für ein paar Beispiele s.u.

  * Roll your own Testsignal - z.B. 100 16bit Sinus-Werte in einem ROM 
ablegen - gibt bei 200kHz SR einen 2kHz Ton . Siehe Code-Beispiel unten.

  * Ohne Logic-Analyzer (oder wenigstens Oszi) wirst Du bei der 
Fehlersuche nicht weit kommen. Lege MCLK/SCLK/LRCK als Debug-Signale auf 
einen freien PMOD-Port. Evtl. noch das MSB des Datenwortes, dann siehst 
Du noch gleich den Wechsel vom positiven zum negativen Wertebereich.

Gruß,
Burkhard

-- Expected Inputs:
--    clk         : MCLK precursor := 2x MCLKmax
--   l_data/r_data  : PCM 16 bit 2'complement audio data
--   sr_sel      : Sample rate selection (MCLK:LRCK:SCLK)
--                "0000"  QSM (e.g. 192 kHz / 128:1:32)
--                "0001"   DSM (e.g.  96 kHz / 256:1:32)
--                "001x"  SSM (e.g.  48 kHz / 256:1:32)
--                "01xx"  SSM (e.g.  32 kHz / 256:1:32)
--                "1xxx"  SSM (e.g.  24 kHz / 256:1:32)
--                for standard sample rates use CLK generator (CLK_IN1) at 49.576 MHz
--    dmph_n      : '1' to generate SCLK, '0' to suppress external SCLK generation
--                     (CS4344: enable Deemphasis)


  constant C_ROM_WIDTH: integer := 100;
  signal rindex: integer range 0 to C_ROM_WIDTH-1;
  type romdata_t is array (0 to C_ROM_WIDTH-1) of std_logic_vector(15 downto 0);
  constant sinus: romdata_t := (
    x"0000",  x"0805",  x"1002",  x"17ee",  x"1fc3",
    x"2777",  x"2f04",  x"3662",  x"3d89",  x"4472",
    x"4b16",  x"516f",  x"5776",  x"5d25",  x"6276",
    x"6764",  x"6bea",  x"7004",  x"73ad",  x"76e1",

    x"799e",  x"7be1",  x"7da7",  x"7eef",  x"7fb7",
    x"7fff",  x"7fc6", x"7f0c",  x"7dd3",  x"7c1b",
    x"79e6",  x"7737",  x"7410",  x"7074",  x"6c67",
    x"67ed",  x"630a",  x"5dc4",  x"5820",  x"5222",

    x"4bd3",  x"4537",  x"3e55",  x"3735",  x"2fdd",
    x"2855",  x"20a5",  x"18d3",  x"10e9",  x"08ee",
    x"00e9",  x"f8e4",  x"f0e6",  x"e8f7",  x"e120",
    x"d967",  x"d1d5",  x"ca72",  x"c344",  x"bc54",
    
    x"b5a7",  x"af46",  x"a935",  x"a37c",  x"9e20",
    x"9926",  x"9494",  x"906e",  x"8cb8",  x"8976",
    x"86ab",  x"845a",  x"8286",  x"8130",  x"8059",
    x"8003",  x"802d",  x"80d8", x"8203",  x"83ad",

    x"85d3",  x"8875",  x"8b8f",  x"8f1d",  x"931e",
    x"978c",  x"9c63",  x"a19e",  x"a738",  x"ad2b",
    x"b372",  x"ba05",  x"c0df",  x"c7f9",  x"cf4b",
    x"d6ce",  x"de7a",  x"e648",  x"ee30",  x"f629"
  );

[Daniel K. (daniel_k80)]

Burkhard K. schrieb:
> Daniel K. schrieb:
>
> Hallo Daniel,
>
> ich hab den CS4344 / Pmod-I2S mit mehreren, einstellbaren SRates in
> Betrieb. Ein paar grundsätzliche Bemerkungen:
>
>   * Leistunganpassung Codec <--> Boxen?  Laut Datenblatt beträgt die
> minimale Ausgangsimpedanz 100 Ohm - evtl. erstmal nur Kopfhörer
> einstöpseln?
>
>   * Verhältnis MCLK/LRCK - wie bereits gesagt - Datenblattstudium ist
> angesagt. Ein Verhältnis 64:1 ist nur für SR >= 100 kHz spezifiziert
> (Seite 9). Für ein paar Beispiele s.u.
>
>   * Roll your own Testsignal - z.B. 100 16bit Sinus-Werte in einem ROM
> ablegen - gibt bei 200kHz SR einen 2kHz Ton . Siehe Code-Beispiel unten.
>
>   * Ohne Logic-Analyzer (oder wenigstens Oszi) wirst Du bei der
> Fehlersuche nicht weit kommen. Lege MCLK/SCLK/LRCK als Debug-Signale auf
> einen freien PMOD-Port. Evtl. noch das MSB des Datenwortes, dann siehst
> Du noch gleich den Wechsel vom positiven zum negativen Wertebereich.
>
> Gruß,
> Burkhard

Hallo Burkhard,

danke für den Hinweis. Ich habe mich gestern noch einmal dran gesetzt 
und den kompletten Code überarbeitet. Dabei habe ich jetzt auch MCLK und 
SCLK vom FPGA erzeugt und mir die einzelnen Takte etwas genauer 
angeschaut.
Ich bekomme jetzt auch einen Ton raus etc., sprich der Transmitter und 
die Ansteuerung funktionieren :)

[Daniel K. (daniel_k80)]

Hallo zusammen,

um den Thread hier mal abzuschließen poste ich mal meine Lösung (falls 
jemand was ähnliches benötigt etc. ).
Ich habe mir zusätzlich noch ein kleines Programm in C# geschrieben um 
eine Wave-Datei auszulesen und die Daten in ein .coe-File für den Xilinx 
Block Memory Generator zu schreiben (siehe Anhang).
Als Testfile habe ich mir ein Wave-File mit 16-Bit Auflösung, 1 Kanal 
und 48 KHz Samplerate heruntergeladen:

(http://download.wavetlan.com/SVV/Media/HTTP/http-wav.htm)

Die VHDL-Sourcen hänge ich ebenfalls mal an. Alles was dann noch 
benötigt wird ist ein Blockdesign mit einem ROM und eine Taktquelle die 
12,288 MHz erzeugt.

Noch mal an alle ein Dankeschön für die Hilfe :)

[Wupps (Gast)]

Daniel K. schrieb:
> Die VHDL-Sourcen hänge ich ebenfalls mal an. Alles was dann noch
> benötigt wird ist ein Blockdesign mit einem ROM und eine Taktquelle die
> 12,288 MHz erzeugt.


 Warning: (vsim-3473) Component instance "Sinewave_ROM : Audio_ROM" is 
not bound.

[Daniel K. (daniel_k80)]

Wupps schrieb:
> Daniel K. schrieb:
>> Die VHDL-Sourcen hänge ich ebenfalls mal an. Alles was dann noch
>> benötigt wird ist ein Blockdesign mit einem ROM und eine Taktquelle die
>> 12,288 MHz erzeugt.
>
>
>  Warning: (vsim-3473) Component instance "Sinewave_ROM : Audio_ROM" is
> not bound.

Hallo Wupps,

bei dem Audio_ROM handelt es sich um ein Blockdesign, welches mit dem 
.coe-File initialisiert wird (siehe Anhang).

[J. S. (engineer)]

Das RAM/ROM und die PLL kann man auch als Primitive direkt hinschreiben 
- oder aus dem ->Library Guide rauskopieren.