Custom SPI slave mit microblaze

[FPGA B. (beginner_eda)]

Hallo,
ich probiere custom SPI slave zu schreiben, RX part(mosi von master) 
funktioniert schon aber Tx part(miso zum master) geht halb clock cycle 
recht verschoben entsprechend SPI clock.
here ist meine VHDL code:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
--use ieee.numeric_std.all;
library UNISIM;
use UNISIM.VCOMPONENTS.ALL;
entity spi_top is
port (

XADC_GPIO_0 : in std_logic; --mosi
XADC_GPIO_2 : in std_logic; --slave select
XADC_GPIO_3 : in std_logic; --slave clock

XADC_GPIO_1 : out std_logic; --miso
reset : in STD_LOGIC;
rs232_uart_rxd : in STD_LOGIC;
rs232_uart_txd : out STD_LOGIC;
sys_diff_clock_clk_n : in STD_LOGIC;
sys_diff_clock_clk_p : in STD_LOGIC
);
end spi_top;
architecture STRUCTURE of spi_top is
component design_1 is
port (
rs232_uart_rxd : in STD_LOGIC;
rs232_uart_txd : out STD_LOGIC;
dip_switches_4bits_tri_i : in STD_LOGIC_VECTOR ( 7 downto 0 );
dip_switches_4bits_0_tri_o : out STD_LOGIC_VECTOR ( 7 downto 0 );
out_clk : out STD_LOGIC;
out_clk_1 : out STD_LOGIC;
gpio_rtl_tri_i : in STD_LOGIC_VECTOR ( 0 to 0 );
gpio_rtl_0_tri_i : in STD_LOGIC_VECTOR ( 0 to 0 );
-- reset_gpio : out STD_LOGIC_VECTOR ( 0 to 0 );
sys_diff_clock_clk_n : in STD_LOGIC;
sys_diff_clock_clk_p : in STD_LOGIC;
reset : in STD_LOGIC
);
end component design_1;
signal clock_rtl1 : std_logic:='0';
signal clock_rtl2 : std_logic;
signal out_clk_p : std_logic;
signal out_clk_p1 : std_logic:='0';
signal count1m : std_logic_vector(3 downto 0):="0000";
signal count1mp : std_logic_vector(3 downto 0):="0000";
signal mosi_8bit: std_logic_vector (7 downto 0);
signal miso_8bit: std_logic_vector (7 downto 0);
signal miso_8bit_new: std_logic_vector (7 downto 0);
signal miso_int: std_logic_vector (7 downto 0);
signal count :STD_LOGIC_VECTOR (2 downto 0) := "000";
signal control, control1, clk_out, clk_out1: std_logic;
signal gpio1: std_logic;
signal gpio2: std_logic;
signal gpio3: std_logic;
signal gpio4: std_logic;
signal gpio_int: std_logic;
signal int_ctrl:std_logic;
signal reset_gpio_int : STD_LOGIC_VECTOR ( 0 to 0 );
signal count_natural : natural:=7;
signal XADC_GPIO_0_dly1: std_logic;
signal XADC_GPIO_1_dly1: std_logic;
signal XADC_GPIO_2_dly1: std_logic;
signal XADC_GPIO_3_dly1: std_logic;
begin
gpio1 <= XADC_GPIO_0;

XADC_GPIO_1 <= gpio2;

spi_slave_mosi:process(XADC_GPIO_3) 
begin
if rising_edge(XADC_GPIO_3) then
-- gpio1 <= XADC_GPIO_0;
if XADC_GPIO_2 = '0' then
mosi_8bit(0) <= gpio1;
mosi_8bit(1) <= mosi_8bit(0);
mosi_8bit(2) <= mosi_8bit(1);
mosi_8bit(3) <= mosi_8bit(2);
mosi_8bit(4) <= mosi_8bit(3);
mosi_8bit(5) <= mosi_8bit(4);
mosi_8bit(6) <= mosi_8bit(5);
mosi_8bit(7) <= mosi_8bit(6);
end if;
end if; 
end process;
 
control_slave_mosi:process(clock_rtl1) 
begin
if rising_edge(clock_rtl1) then
int_ctrl <= XADC_GPIO_2;
if (int_ctrl = '0' and XADC_GPIO_2 = '1' ) then
control <= '1';
else
control <= '0';
end if; 
end if; 
end process;


spi_slave_miso:process(XADC_GPIO_3) 
begin
if rising_edge(XADC_GPIO_3) then

if XADC_GPIO_2 = '0' then

gpio2 <= miso_8bit(count_natural);

count_natural <= count_natural - 1;
if (count_natural=0) then

count_natural <= 7;
end if;
end if;
end if; 
end process;



clk_1mhz:process (clock_rtl2)
begin
if rising_edge (clock_rtl2) then
if count1m=4 then
clock_rtl1 <= not clock_rtl1;
count1m <= "0000";
else
count1m <= count1m + '1';
end if;

end if;

end process;
 

design_inst: design_1
port map (
dip_switches_4bits_tri_i(7 downto 0) => mosi_8bit,
dip_switches_4bits_0_tri_o(7 downto 0) => miso_8bit,
gpio_rtl_tri_i(0) => control,
gpio_rtl_0_tri_i(0) => XADC_GPIO_3,
reset => reset,
-- reset_gpio(0) => reset_gpio_int(0),
rs232_uart_rxd => rs232_uart_rxd,
rs232_uart_txd => rs232_uart_txd,
sys_diff_clock_clk_n => sys_diff_clock_clk_n,
sys_diff_clock_clk_p => sys_diff_clock_clk_p,
out_clk => clock_rtl2,
out_clk_1 => out_clk_p
);


end STRUCTURE;

und C code:

#include <stdio.h>
#include "platform.h"
#include "xgpio.h"
#include "xparameters.h"
#include "microblaze_sleep.h"
void print(char *str);
//declare an XGpio and XGpio instance
XGpio GPIO_0;
XGpio_Config GPIO_0_conf;
XGpio GPIO_1;
XGpio_Config GPIO_1_conf;

int main()
{
// GPIO 0
GPIO_0_conf.BaseAddress = XPAR_AXI_GPIO_0_BASEADDR;
GPIO_0_conf.DeviceId = XPAR_AXI_GPIO_0_DEVICE_ID;
GPIO_0_conf.InterruptPresent = XPAR_GPIO_0_INTERRUPT_PRESENT;
GPIO_0_conf.IsDual = XPAR_GPIO_0_IS_DUAL;
//Initialize the XGpio instance
XGpio_CfgInitialize(&GPIO_0, &GPIO_0_conf, GPIO_0_conf.BaseAddress);
XGpio_SetDataDirection(&GPIO_0, 1, 0xff);
XGpio_SetDataDirection(&GPIO_0, 2, 0x01);
 
// GPIO 1
GPIO_1_conf.BaseAddress = XPAR_AXI_GPIO_1_BASEADDR;
GPIO_1_conf.DeviceId = XPAR_AXI_GPIO_1_DEVICE_ID;
GPIO_1_conf.InterruptPresent = XPAR_GPIO_1_INTERRUPT_PRESENT;
GPIO_1_conf.IsDual = XPAR_GPIO_1_IS_DUAL;
//Initialize the XGpio instance
XGpio_CfgInitialize(&GPIO_1, &GPIO_1_conf, GPIO_1_conf.BaseAddress);
XGpio_SetDataDirection(&GPIO_1, 1, 0x00);
XGpio_SetDataDirection(&GPIO_1, 2, 0x01);
 
init_platform();
print("Hello World\n\r");
u32 input;
u32 read;
u32 control;
// check = 0x3;
while(1){
//Read the switches values
// input = XGpio_DiscreteRead(&GPIO_0, 1);
// read = (input & 0xff);
xil_printf("outjustprint\n" );
// xil_printf("out = %x\n", XGpio_DiscreteRead(&GPIO_0, 1) );
if(( XGpio_DiscreteRead(&GPIO_0, 2) & 0x01))
{
xil_printf("read = %x\n", XGpio_DiscreteRead(&GPIO_0, 1));

}
// if(( XGpio_DiscreteRead(&GPIO_1, 2) & 0x01) == 0)
XGpio_DiscreteWrite(&GPIO_1, 1, 0x26);
// XGpio_DiscreteWrite(&GPIO_1, 1, 0x000000ee);
}
return 0;
}

ich weiss nicht wie das halb clock cycle recht Verschiebung für Tx 
part(miso zum master) fixieren?

P.S. sorry für meine Grammatikfehler.

[Klakx (Gast)]

schreib doch ein paar Sätze mehr und führe mich damit zur Problemstelle 
in deinem Code. Für VHDL wäre es ebenfalls hilfreich die entsprechende 
Formatierung zu verwenden

VHDL-Code

.

PS: Du hattest es doch auch mit der Xilinx Komponente probiert. Hat 
diese nun funktioniert?

[FPGA B. (beginner_eda)]

Klakx schrieb:
> schreib doch ein paar Sätze mehr und führe mich damit zur Problemstelle
> in deinem Code. Für VHDL wäre es ebenfalls hilfreich die entsprechende
> Formatierung zu verwenden
>
MISO Signal von SPI Slave zum SPI Master nicht synchronisiert mit SPI 
Clock sondern halb clock recht Verschiebung.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
--use ieee.numeric_std.all;
library UNISIM;
use UNISIM.VCOMPONENTS.ALL;
entity spi_top is
port (

XADC_GPIO_0 : in std_logic; --mosi
XADC_GPIO_2 : in std_logic; --slave select
XADC_GPIO_3 : in std_logic; --slave clock

XADC_GPIO_1 : out std_logic; --miso
reset : in STD_LOGIC;
rs232_uart_rxd : in STD_LOGIC;
rs232_uart_txd : out STD_LOGIC;
sys_diff_clock_clk_n : in STD_LOGIC;
sys_diff_clock_clk_p : in STD_LOGIC
);
end spi_top;
architecture STRUCTURE of spi_top is
component design_1 is
port (
rs232_uart_rxd : in STD_LOGIC;
rs232_uart_txd : out STD_LOGIC;
dip_switches_4bits_tri_i : in STD_LOGIC_VECTOR ( 7 downto 0 );
dip_switches_4bits_0_tri_o : out STD_LOGIC_VECTOR ( 7 downto 0 );
out_clk : out STD_LOGIC;
out_clk_1 : out STD_LOGIC;
gpio_rtl_tri_i : in STD_LOGIC_VECTOR ( 0 to 0 );
gpio_rtl_0_tri_i : in STD_LOGIC_VECTOR ( 0 to 0 );
-- reset_gpio : out STD_LOGIC_VECTOR ( 0 to 0 );
sys_diff_clock_clk_n : in STD_LOGIC;
sys_diff_clock_clk_p : in STD_LOGIC;
reset : in STD_LOGIC
);
end component design_1;
signal clock_rtl1 : std_logic:='0';
signal clock_rtl2 : std_logic;
signal out_clk_p : std_logic;
signal out_clk_p1 : std_logic:='0';
signal count1m : std_logic_vector(3 downto 0):="0000";
signal count1mp : std_logic_vector(3 downto 0):="0000";
signal mosi_8bit: std_logic_vector (7 downto 0);
signal miso_8bit: std_logic_vector (7 downto 0);
signal miso_8bit_new: std_logic_vector (7 downto 0);
signal miso_int: std_logic_vector (7 downto 0);
signal count :STD_LOGIC_VECTOR (2 downto 0) := "000";
signal control, control1, clk_out, clk_out1: std_logic;
signal gpio1: std_logic;
signal gpio2: std_logic;
signal gpio3: std_logic;
signal gpio4: std_logic;
signal gpio_int: std_logic;
signal int_ctrl:std_logic;
signal reset_gpio_int : STD_LOGIC_VECTOR ( 0 to 0 );
signal count_natural : natural:=7;
signal XADC_GPIO_0_dly1: std_logic;
signal XADC_GPIO_1_dly1: std_logic;
signal XADC_GPIO_2_dly1: std_logic;
signal XADC_GPIO_3_dly1: std_logic;
begin
gpio1 <= XADC_GPIO_0;

XADC_GPIO_1 <= gpio2;

spi_slave_mosi:process(XADC_GPIO_3) 
begin
if rising_edge(XADC_GPIO_3) then
-- gpio1 <= XADC_GPIO_0;
if XADC_GPIO_2 = '0' then
mosi_8bit(0) <= gpio1;
mosi_8bit(1) <= mosi_8bit(0);
mosi_8bit(2) <= mosi_8bit(1);
mosi_8bit(3) <= mosi_8bit(2);
mosi_8bit(4) <= mosi_8bit(3);
mosi_8bit(5) <= mosi_8bit(4);
mosi_8bit(6) <= mosi_8bit(5);
mosi_8bit(7) <= mosi_8bit(6);
end if;
end if; 
end process;
 
control_slave_mosi:process(clock_rtl1) 
begin
if rising_edge(clock_rtl1) then
int_ctrl <= XADC_GPIO_2;
if (int_ctrl = '0' and XADC_GPIO_2 = '1' ) then
control <= '1';
else
control <= '0';
end if; 
end if; 
end process;


spi_slave_miso:process(XADC_GPIO_3) 
begin
if rising_edge(XADC_GPIO_3) then

if XADC_GPIO_2 = '0' then

gpio2 <= miso_8bit(count_natural);

count_natural <= count_natural - 1;
if (count_natural=0) then

count_natural <= 7;
end if;
end if;
end if; 
end process;



clk_1mhz:process (clock_rtl2)
begin
if rising_edge (clock_rtl2) then
if count1m=4 then
clock_rtl1 <= not clock_rtl1;
count1m <= "0000";
else
count1m <= count1m + '1';
end if;

end if;

end process;
 

design_inst: design_1
port map (
dip_switches_4bits_tri_i(7 downto 0) => mosi_8bit,
dip_switches_4bits_0_tri_o(7 downto 0) => miso_8bit,
gpio_rtl_tri_i(0) => control,
gpio_rtl_0_tri_i(0) => XADC_GPIO_3,
reset => reset,
-- reset_gpio(0) => reset_gpio_int(0),
rs232_uart_rxd => rs232_uart_rxd,
rs232_uart_txd => rs232_uart_txd,
sys_diff_clock_clk_n => sys_diff_clock_clk_n,
sys_diff_clock_clk_p => sys_diff_clock_clk_p,
out_clk => clock_rtl2,
out_clk_1 => out_clk_p
);


end STRUCTURE;

.

> PS: Du hattest es doch auch mit der Xilinx Komponente probiert. Hat
> diese nun funktioniert?

Habe viele Mühe gegeben um Xilinx IP Core als SPI Slave zu benutzen 
trotzdem habe ich es nicht geschafft. Bin eigentlich ratlos mit alle 
konfigurationen.

Beitrag "Konfiguriere Xilinx SPI IP als Slave"

 und deswegen als Alternativ probiere ich Custom SPI Program zu 
verwenden.

[Klakx (Gast)]

Ok schonmal hilfreich das so lesen zu können. Erstes Problem sehe ich 
mit den 3 clocks. Die sind zwar synchron zueinander, aber man muss gut 
aufpassen, dass die Bits richtig übernommen werden. Das konnte ich mir 
jetzt nicht anschauen.

Zweite Sache. Diese Takte gehen nicht an die flipflops sondern du 
taktest mit gpio Signalen. Besser ist es diese Signale als enable zu 
nehmen und die Takte zu verwenden. Das erzeugt sonst ggf ebenso 
unterschiedliches Verhalten zwischen Simulation und realem System.

Als frickeligen Workaround kannst du dein mosi_8bit vector verlängern 
und zur richtigen Stelle abgreifen.

Ansonsten zeig auch mal die waveform mit dem Problem und allen 
relevanten Signalen. Die Taktfrequenzen sind mir ebenso unbekannt. Warum 
überhaupt soviele Takte.

[Robert K. (Firma: Medizintechnik) (robident)]

Wir sind auch an einer ähnlichen Sache dran und ich habe den Eindruck, 
dass das mit diesem AXI und Vivado noch nicht so ganz ausgereift zu sein 
scheint. Die Blocksymbole nach dieser Methodik verführen dazu, viele 
Takte herzunehmen und erklären eigentlich nicht, wann welcher Block mit 
welchem Takt zu treiben wäre.

Hier scheint mir ein Problem darin zu bestehen, dass SPI-Takte, die 
keine FPGA-Takte sind, als solche verwendet werden. Auch bei dem 
XADC_GPIO_3 bin ich mir nicht sicher, ob das ein Takt sein muss oder man 
den besser pollen sollte.

[Klakx (Gast)]

Robert K. schrieb:
> Wir sind auch an einer ähnlichen Sache dran und ich habe den
> Eindruck,
> dass das mit diesem AXI und Vivado noch nicht so ganz ausgereift zu sein
> scheint. Die Blocksymbole nach dieser Methodik verführen dazu, viele
> Takte herzunehmen und erklären eigentlich nicht, wann welcher Block mit
> welchem Takt zu treiben wäre.

Verführen ja. Dann denkt man auch, dass man beliebig addressieren 
könnte. Da sollte man auch aufpassen. Man sollte aber schon vor dem 
Blockdesign wissen, wo welcher Takt rankommt. In VHDL ist das nicht 
anders. Clockkonzept + Datenblatt lesen. Man kann sich sicher streiten 
zwischen zusätzliche Überprüfungen/Einschränkungen/Komplexität und 
Freiheitsgrade/Anwenderfehlerquellen/Einfachheit :)

Robert K. schrieb:
> Hier scheint mir ein Problem darin zu bestehen, dass SPI-Takte, die
> keine FPGA-Takte sind, als solche verwendet werden. Auch bei dem
> XADC_GPIO_3 bin ich mir nicht sicher, ob das ein Takt sein muss oder man
> den besser pollen sollte.

Bei diesen Designs <50MHz macht man es sich sowieso wesentlich leichter, 
wenn mit seinem schnellem FPGA-Takt einfach die Signale überabtastet und 
die Flanke erkennt. Dann gibt es nur einen Takt.