VHDL, Beschreibungsformen

[Tobias M. (tobias1234)]

Hallo erstmal :)
Brauche dringend eure Hilfe.
Ich benötige für ein Schulisches Projekt einen Volladierer der in allen 
drei Beschreibungsformen(Strukturbeschreibung, Verhaltens- beschreibung 
und Datenflussbeschreibung) beschrieben ist. Nur leider bin ich auf 
diesem Gebiet wirklich nicht der beste und benötige somit eure Hilfe.
Strukturbeschreibung hab ich schon nur bei den andren bin ich ratlos.
Vielen Dank schon mal :D

architecture rtl of fulladder is
      COMPONENT halfadder
         port(a_i, b_i         : in  std_ulogic;
              carry_o, sum_o   : out std_ulogic);
      end component;
      signal sum_one, carry_one, carry_two : std_ulogic;
begin
HA1: halfadder port map(a_i=> a_i,
                        b_i=> b_i,
                        sum_o=> sum_one,
                        carry_o => carry_one);
HA2: halfadder port map(a_i=> carry_i,
                        b_i=> sum_one,
                        sum_o =>sum_o,
                        carry_o => carry_two);
carry_o <= carry_one or carry_two;
end rtl;

[ui (Gast)]

Da übt wohl jemand für seine Klausur und war nie in der VL.
1) Ich hab noch keine "Schule" im eigentliche Sinne gesehen, in der man 
VHDL macht.
2) Das ist so ziemlich das typischste Beispiel für die 2 
Beschreibungsformen, das es so gibt. Google halt einfach richtig oder 
versteh es (meine Empfehlung).

[Tobias M. (tobias1234)]

hey,
doch es ist eine technische schule, jedoch wurde es im Unterricht nur 
angeschnitten und wir dürfens uns im Rahmen kleiner Projekte selbst 
beibringen.
hab zwar gegoogelt, bin jedoch nicht nach meinen Wünschen fündig 
geworden.

grüße (:

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Tobias M. schrieb:
> bin jedoch nicht nach meinen Wünschen fündig geworden.
Der Trick beim Suchen ist das Finden...
Beitrag "Beschreibungsformen VHDL"

Tobias M. schrieb:
> einen Volladierer der in allen drei
> Beschreibungsformen(Strukturbeschreibung, Verhaltensbeschreibung und
> Datenflussbeschreibung) beschrieben ist.
Im realen Leben macht man das so:
sum <= a+b;

[Weltbester FPGA-Pongo (Gast)]

Lothar M. schrieb:
> Im realen Leben macht man das so:
> sum <= a+b;

Ich finde es etwas Schwierig bei einem Addierer diese drei 
unterschiedlichen Beschreibungsformen aufzudecken. Wo z.b: ist der 
Unterschied zwischen Verhalten und Datenfluss?

[VHDL hotline (Gast)]

Weltbester FPGA-Pongo schrieb im Beitrag #4908515:
> ist der
> Unterschied zwischen Verhalten und Datenfluss?

Kommt drauf an, was da in der Schule gelehrt wird.
Im klassischen Y-Diagramm gibt es nur Verhalten, Struktur und Geometrie 
mit verschiedenen Ebenen. Ich vermute mal, es sind verschiedene Ebenen 
in Verhaltenssicht gemeint.

Mein Vorschlag Datenfluss: Verhaltenssicht Logische Ebene -> beschreibe 
den Fluss der Operanden und Carry per OR/AND/XOR

Mein Vorschlag Verhalten: Verhaltenssicht Algorithmische Ebene -> zähle 
jeweils die 1en der beiden Operanden und eingehendes Carry und bilde 
daraus das Summenbit und ausgehendes Carry


Nebenbei bemerkt ist die Struktursicht im ersten Post schon nicht 
konsequent. Die Verknüpfung der Halbaddercarrys ist nicht in 
Struktursicht beschrieben.