Verdrahtung von Instanzen mit generate

[S. R. (svenska)]

Hi,

ich möchte mehrere Instanzen eines Blocks (Peripherie) haben können, die 
je nach Adresse selektiert werden. In der Architecture habe ich dazu 
folgenden Code (gekürzt):

GEN_channel_src :
for I in 0 to NUM_CHANNEL_SRC-1 generate
  chsrc : channel_src
  port map (
    clk    => clk,
    sreq   => chsrc_sreq(I),     -- request
    saddr  => saddr(5 downto 0), -- address
    swdata => swdata,
    srdata => chsrc_srdata(I),
    sready => chsrc_sready(I),
  );
  chsrc_sreq(I) <= sreq when
    saddr(19 downto 10) = "1000000001" and
    saddr(9 downto 6) = std_logic_vector(to_unsigned(natural(I), 4))
    else "00";
end generate;

Die vorwärts gerichteten Signale (in den Block hinein) kriege ich so 
verarbeitet, aber ich habe ein Problem mit den rückwärts gerichteten 
Signalen. Bisher hatte ich da ein concurrent assignment:

  srdata <= ctrl_srdata or chsrc_srdata(0) or chsrc_srdata(1) or chsrc_srdata(2) or chsrc_srdata(3);
  sready <= ctrl_sready and chsrc_sready(0) and chsrc_sready(1) and chsrc_sready(2) and chsrc_sready(3);

Was ich natürlich immer anpassen muss, wenn sich die Anzahl der 
Instanzen ändert. Im Prinzip will ich ein wired-or bzw. wired-and haben, 
aber Tristate gibt's im FPGA nicht (muss synthetisierbar sein).

Mit Variablen in einem process sollte das gehen, aber dann ist die 
Verdrahtung optisch getrennt von den Generates. Gibt es da eine bessere 
Lösung?

Schöne Grüße

[SeriousSam (Gast)]

Ich würde es ungefähr so versuchen:

SIGNAL wired_and : std_logic_vector(0 TO NUM_CHANNEL_SRC) := (OTHERS=>'1');
SIGNAL wired_or : std_logic_vector(0 TO NUM_CHANNEL_SRC) := (OTHERS=>'0');

im Generate:

wired_and(I) <= chsrc_sready(I) and wired_and(I+1);
wired_or(I) <= chsrc_srdata(I) or wired_or(I+1);

Danach mit wired_and(0) und wired_or(0) weiterarbeiten. Der Synthesizer 
kann daraus hoffentlich den passenden Baum machen.

[Blechbieger (Gast)]

Schau dir mal or_reduce und and_reduce in std_logic_misc an.

[Vancouver (Gast)]

S. R. schrieb:
> aber dann ist die
> Verdrahtung optisch getrennt von den Generates.

Das stimmt zwar, ist aber eigentlich hier kein Problem. Das 
generate-Statement beschreibt eine Menge von gleichartigen Instanzen, 
aber das Gatter zur OR/AND-Verknüpfung der einzelenen Bits deines 
Vektors gibt es nur einmal und ist damit logisch gesehen kein 
Bestandteil der generate loop.

Die kannst die "Veroderung" übrigens sehr elegant berechnen, indem Du 
den Vektor mit einem Null-Vektor vergleichst, bzw. mit einem 1-Vektor 
für die "Verundung".

[René D. (Firma: www.dossmatik.de) (dose)]

Ich habe ein  habe ein Signal BSEL das ein Vector ist.  Das Signal 
fungiert als Auswahlschalter.




---BUS multiplexer
    BBUS_out <= slave(0) when BSEL(0)='1' else  --DRAM
    slave(1)             when BSEL(2)='1' else  --UART
    slave(2);   --Bus Dummy



schau in
http://www.dossmatik.de/mais-cpu.html
Datei MAIS.vhd

[S. R. (svenska)]

Vancouver schrieb:
> Das stimmt zwar, ist aber eigentlich hier kein Problem.

Jetzt hab ichs mit einem Prozess gelöst, der über die Instanzen in eine 
Variable iteriert und das funktioniert. Ich gehe mal davon aus, dass der 
Synthesizer sich das schon passend hinfummelt. :-)

Vancouver schrieb:
> Die kannst die "Veroderung" übrigens sehr elegant berechnen, indem Du
> den Vektor mit einem Null-Vektor vergleichst, bzw. mit einem 1-Vektor
> für die "Verundung".

Das geht, wenn man die Bits in einem Vektor verarbeiten will, aber ich 
habe Arrays von Bits (ready-Signale) bzw. Arrays von Vektoren 
(rdata-Signale). Damit geht das nicht.

René D. schrieb:
> Ich habe ein  habe ein Signal BSEL das ein Vector ist.  Das Signal
> fungiert als Auswahlschalter.

So ein Signal habe ich nicht (bzw. nur implizit durch die Kombination 
aus Request und Adresse). Das eigentliche Problem war aber, die Slaves 
nicht explizit auflisten zu müssen.

[VHDL hotline (Gast)]

Wenn du es unbedingt im generate haben möchtest, dann baue dir eine 
1-Bit OR bzw. AND entity und instanzierie die mit.

[René D. (Firma: www.dossmatik.de) (dose)]

> René D. schrieb:
>> Ich habe ein  habe ein Signal BSEL das ein Vector ist.  Das Signal
>> fungiert als Auswahlschalter.
>
> So ein Signal habe ich nicht (bzw. nur implizit durch die Kombination
> aus Request und Adresse). Das eigentliche Problem war aber, die Slaves
> nicht explizit auflisten zu müssen.

Es wird bei mir letztendlich auch aus den Adressen gebildet.
Dafür habe ich ein Funktion geschrieben die aus den Adressen das Select 
Signal konvertiert.

function BSEL_f (higher_addr : in std_logic_vector(31 downto 28) )
    return std_logic_vector
  is
  
    variable var    : std_logic_vector(15 downto 0);
    
  begin
  
    case higher_addr(31 downto 28) is
      when "0000" =>    var:="0000000000000001";  --0
      when "0001" =>    var:="0000000000000010";  --1
      when "0010" =>    var:="0000000000000100";  --2
      when "0011" =>    var:="0000000000001000";  --3
      when "0100" =>    var:="0000000000010000";  --4
      when "0101" =>    var:="0000000000100000";  --5
      when "0110" =>    var:="0000000001000000";  --6    
      when "0111" =>    var:="0000000010000000";  --7
      when "1000" =>    var:="0000000100000000";  --8
      when "1001" =>    var:="0000001000000000";  --9
      when "1010" =>    var:="0000010000000000";  --A
      when "1011" =>    var:="0000100000000000";  --B
      when "1100" =>    var:="0001000000000000";  --C
      when "1101" =>    var:="0010000000000000";  --D
      when "1110" =>    var:="0100000000000000";  --E    
      when "1111" =>    var:="1000000000000000";  --F   
      when others =>    var:="0000000000000000";                                            
    end case;

    return var;
  end;

[Duke Scarring (Gast)]

René D. schrieb:
> case higher_addr(31 downto 28) is
>       when "0000" =>    var:="0000000000000001";  --0
>       when "0001" =>    var:="0000000000000010";  --1
>       when "0010" =>    var:="0000000000000100";  --2

Ah, der gute alte 74LS138 in VHDL...

[(º°)·´¯`·.¸¸.·´¯`·.¸¸.·´¯`·.¸¸.·´¯`·.¸¸.·´¯`·.¸¸.· (Gast)]

> Ah, der gute alte 74LS138 in VHDL...

Eher der 74154...