VHDL immer Variablen auf U in der Simulation

[Justus B. (justus_b)]

Hey ich bin neu im VHDL Gebiet und wollte ein halbaddierer bauen:

library ieee;
use ieee.std_logic_1164.all;

entity halfadder is
port(
  a, b : in std_logic;
  sum, carry : out std_logic
);
end halfadder;

architecture behavioral of halfadder is
begin
  sum <= a xor b;
  carry <= a and b;
end behavioral;

Bis dahin ist es soweit kein Problem, jedoch wenn ich meine Testbench:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use std.env.finish;
entity halfadder_tb is
end halfadder_tb;

architecture Behavioral of halfadder_tb is


signal a_sig : std_logic := '0';
signal b_sig : std_logic := '0';
signal sum_sig : std_logic := '0';
signal carry_sig : std_logic := '0';



  component halfadder is
    Port(
  a, b : in std_logic;
  sum, carry : out std_logic
);
  end component;


begin
  -- Instantiate the Halfadder
 dut: halfadder port map (
    a => a_sig,
    b => b_sig,
    sum => sum_sig,
    carry => carry_sig
  );

  -- Testbench
 test_pattern_gen : process begin
    -- Corner Case 1: A = '0', B = '0'
    a_sig <= '0';
    b_sig <= '0';
    wait for 10 ns;
    assert sum_sig ='0';
    assert carry_sig ='0';

    -- Corner Case 2: A = '1', B = '0'
    a_sig <= '1';
    b_sig <= '0';
    wait for 10 ns;
    assert sum_sig ='1';
    assert carry_sig ='0';
    -- Corner Case 3: A = '0', B = '1'
    a_sig <= '0';
    b_sig <= '1';
    wait for 10 ns;
    assert sum_sig ='1';
    assert carry_sig ='0';
    -- Corner Case 4: A = '1', B = '1'
    a_sig <= '1';
    b_sig <= '1';
    wait for 10 ns;
    assert sum_sig ='0';
    assert carry_sig ='1';
    -- Halt simulation
  end process;
end Behavioral;

ausführe sind meine Variablen nie initialisiert und ich bekomme nur eine 
Orangene Simulation. DAnke im voraus.

[Rick D. (rickdangerus)]

Hast Du auch die richtige Simulation gestartet (halfadder_tb statt 
halfadder)?

[Justus B. (justus_b)]

Uh blöde Frage , wie kann ich die richtige den aktiv starten?

[Rick D. (rickdangerus)]

Ich mach das (fast) immer zu Fuß (oder per Script):

vlib work
vcom *.vhd
vsim -gui halfadder_tb
add wave *
run 1 us

Man kann aber auch bei Library auf der entsprechenden Datei mit der 
rechten Maustaste "Simulate..." auswählen.

[Justus B. (justus_b)]

AHH ok vielen Dank für die Hilfe! Hab meinen Glauben an mich selber 
wieder bekommen :)

[J. S. (engineer)]

Du solltest entweder in der Simulation einen Reset einbauen und zwar so, 
wie er real auch vorliegt und schauen, ob dann alles läuft - oder die 
Simulation mit den Init-Werten laden, die in den Registern vorliegen. 
Wenn das nicht determiniert ist, kann man das durch Variationsrechnung 
durchfahren - macht natürlich niemand.

Am Besten ist es dann, man lädt mit einem Prozess, der einmal gestartet 
wird und dann stoppt einmal alle Variablen und Signale so, wie sie im 
FPGA z.B. durch Init vorbelegt werden und den Rest mit worst case.

Ich mache es so, dass die INITs im VHDL stehen und alles, was einen 
ändernden Zustand haben kann, fest belegt. Das ist zwar technisch nicht 
besser oder sicherer, erspart aber nutzlose Simulationen von Zuständen, 
die keiner braucht. Die Zustandspeicher und Register, die Auswirkungen 
auf die Ausgänge haben, bekommen einen Reset. Alles was rechnet und 
"einschwingt" bekommt nichts dergleichen. Damit kann man sehen, wie die 
(und DASS!) dies "U"s langs aus dem System verschwinden, wenn man es 
richtig getimed hat.

[Rick D. (rickdangerus)]

Justus B. schrieb:
> library ieee;
> use ieee.std_logic_1164.all;
> entity halfadder is
> port(
>   a, b : in std_logic;
>   sum, carry : out std_logic
> );
> end halfadder;
> architecture behavioral of halfadder is
> begin
>   sum <= a xor b;
>   carry <= a and b;
> end behavioral;

Jürgen S. schrieb:
> solltest entweder in der Simulation einen Reset einbauen
Wo schließe ich bei einem Halfadder den Reset an?
Außerdem funktioniert der Code von Justus. Er hatte nur versehentlich 
das DUT statt der Testbench simuliert...

[J. S. (engineer)]

Rick D. schrieb:
> Jürgen S. schrieb:
>> solltest entweder in der Simulation einen Reset einbauen
> Wo schließe ich bei einem Halfadder den Reset an?

Nirgendwo(?) Der HA ist eine der Schaltungen, die "einschwingen" und 
keinen Zustand haben (müssen), weil es innen nichts gibt, wo sich die 
Historie der Nutzung auf das Ergebnis auswirkt.