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Forum: FPGA, VHDL & Co. Wie einem std_logic_vector einen HEX zuweisen?


Autor: Gast (Gast)
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Ich kriege die Kriese. Ich will einem std_logic_vector (15 downto 0) den 
Wert C000 in Hex zuweisen und es geht nicht (mehr). Modelsim meckert.

Wie lautet die korrekte Syntax ?

Autor: Kest (Gast)
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signal s : std_logic_vector (15 downto 0);


begin
 s <= x"c000";
end;

Autor: damicha (Gast)
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verdammt, war wieder einer schneller... ;)

s <= 16#C000#

 geht aber auch!

Autor: Gast (Gast)
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Ja, die erste ist mir auch bekannt, aber die will er nicht. Die zweite 
habe ich nun probiert. Geht auch nicht. Ist wohl was anderes. Mal suchen 
...

Autor: Bernd G. (Firma: LWL flex SSI) (berndg)
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Ich würde mal kühn behaupten, daß Du in VHDL den Bus voll ausscreiben 
mußt:
"1100 0000 0000 0000" -- Leerzeichen aber weglassen, dient hier nur der
                      -- Übersichtlichkeit!

Autor: Mathi (Gast)
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> Ich würde mal kühn behaupten, daß Du in VHDL den Bus voll ausscreiben
> mußt:
> "1100 0000 0000 0000" -- Leerzeichen aber weglassen, dient hier nur der
>                       -- Übersichtlichkeit!

Nein, man muss nicht den Bus auschreiben. Was sagt denn Modelsim?

Autor: Gast (Gast)
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Mist! In der Portdeklaration war ein "downto" nicht passend. Gemeckert 
hat er aber unten bei der zuweisung, daß ihm die Länge nicht passt. Habe 
es nur zufällig gesehen. Lässt man die Deklaration unten weg, findet er 
den Portfehler. Offenbar ist ein solcher Fehler für ModelSim 
"anzeigenswerter" als die eigentlich Ursache.

Scheiss M****or.

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