Forum: FPGA, VHDL & Co. MAX10 DDR3 Timing Violations (Arrow DECA)


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von M. H. (bambel2)


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Hallo,

ich habe auch zugeschlagen und mir ein DECA Board gekauft.
Nach dem ersten Lauflicht habe ich mich dann an den DDR3 gesetzt.
Leider ist der User Guide dazu etwas mau. Ich habe mir die Infos also 
teilweise aus den Beispielen von Terasic und aus dem netz gezogen.

Dabei ist mir aufgefallen, dass auch die Beispiele auf der Terasic CD 
mehr oder weniger schlecht sind. Es wird bspw. Die "Output Termination" 
auf "Series 40 Ohm with Calibration" gesetzt. Das geht aber laut Alt... 
Intel nur, wenn man auch die externen RUP/RDN Widerstände auf 40 Ohm 
hat. Auf dem Board sind es aber 50 Ohm Widerstände.

Ich dachte mir: "Egal, jetzt bastelst mal drauf los". Ich habe den 
Memory Controller jetzt soweit am Laufen, dass der DDR3 initialisiert 
und mein selbstgeschriebener Memory Test durchläuft.

Jetzt habe ich folgende Frage: Ich habe ein paar minimale 
Timingverletzungen an den DDR3 Signalen.
weiß jemand, wie ich die wegbekomme?
Der DDR3-Core bringt ja seine eigenen Constraints mit.

Ich habe euch das Ganze mal angehängt. Das völlig verbastelte Toplevel 
mit dem MemoryTest bitte ich zu entschuldigen. Das ist über die letzten 
2 Stunden ziemlich eklig gewachsen.

Vielen Dank!

von M. H. (bambel2)


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Ich stelle gerade fest, dass ich es irgendwie geschafft habe, die Pin 
Platzierungen kaputt zu machen, bevor ich es euch angehängt habe.

Bitte vor dem test das QSF austauschen. Da sind die Pins wieder richtig.

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