Variable vergleichen und Hysterese

Mir graust es vor diesem Neu-FPGA-Programmierern. Das hat doch mit VHDL 
nichts zu tun. Das ist pure Denke. Hätten die (wie wir) mit OPVs und 
Komparatoren angefangen, wüssten sie, wie das zu bauen ist.

Markus W. schrieb:
> Hätten die (wie wir) mit OPVs und
> Komparatoren angefangen, wüssten sie, wie das zu bauen ist.
Ich habe auch nicht mit OPV und Komparatoren angefangen...
Ich denke es gibt viele Weg um zu guten FPGA-Designs zu kommen.

Duke

Hallo zusammen,

vielen Dank an lkmiller, -gb- für die Hilfestellung und Ratschläge. Ich 
habe mich nochmal genauer informiert und einiges nochmal nachgelesen und 
es dann auch mit einer 2fachen if - Abfrage und Vergleich hinbekommen ;) 
Es war nach nochmaliger, sauberer Vorüberlegung dann doch nicht so 
schwer ;)
Wie gesagt ich bin recht neu auf dem Gebiet und möchte erste Schritte 
starten und mir das Ganze langsam aneignen (ich stamme aus dem 
Themengebiet der analogen Schaltungsentwicklung.... OPV's etc. sind mir 
daher mehr als geläufig ;)

Aber schon iwie krass, wie unfreundlich und persönlich hier manche 
gleich werden..... ist wohl wie überall heutzutage..... im anonymen 
Internetbashing sind viele recht groß und stark. Schade.

Allen anderen nochmal vielen Dank für die Hilfe und ein schönes 
Wochenende!

Duke Scarring schrieb:
> Markus W. schrieb:
>> Hätten die (wie wir) mit OPVs und
>> Komparatoren angefangen, wüssten sie, wie das zu bauen ist.
> Ich habe auch nicht mit OPV und Komparatoren angefangen...
> Ich denke es gibt viele Weg um zu guten FPGA-Designs zu kommen.

Es geht hier aber doch nicht um gutes FPGA-Design sondern eher darum, 
wie das überhaupt gelöst wird und da bin ich nach wie vor der Ansicht, 
dass das Verständnis für Hardware / Logik nötig ist. Wenn das aber 
vorhanden ist, ist die Formulierung in VHDL ein Klacks. Das sehe ich bei 
allen älteren Ingenieuren, die Elektronik gelernt haben und dann zum PLD 
gekommen sind. Die "Neuen" die direkt in Software anfangen, haben 
überhaupt keinen Plan, was in der Elektronik passieren muss und lösen 
das rein abstrakt.

Und:

Zum "guten FPGA" gehört, daß das FPGA-spezifische- nämlich die digitale 
Taktung mit einbezogen wird in die Lösung, weil es sich sonst auch mit 
einem DIFF-Input-Buffer machen ließe, d.j. die super simple Mathe muss 
getaktet und in eine Elektronik verwandelt werden, damit die Aufgabe 
gelöst ist. Das ist aber nicht der Fall. Es wurde nur die Mathe 
hingeschrieben und dies auch nicht vom TE, obwohl die Trivial ist ..

... jedenfalls, wenn man Komparatoren gebaut hat und sie verstanden hat. 
Daran hapert es.

Das ist dann aber die Sorte, die einem im Job begegnet und sich rühmt, 
"auch mal was mit FPGAs gemacht zu haben" dann den Projektleiter macht 
und einfache Lösungen hinterfragt, weil sie sie nicht verstehen und 
deshalb lieber einen teuren Core einkaufen.

Falk B. schrieb:
> Einer der vielen Gründe, warum man hier besser einfach 2 Schaltschwellen
> von außen vorgibt. Das spart deutlich Aufwand.
In dem Punkt muss ich widersprechen: Es gibt einen Grund, warum solche 
Vergleiche im FPGA laufen sollen und nicht im UC, wo die Schaltschwellen 
ja auch auch berechnet werden müssten. Der Grund ist offensichtlich 
"Tempo" für Schnellabschaltung etc. Und dann lässt man alle Rechnungen 
lieber im FPGA machen und gibt bandbreitenfreundlich möglichst wenige 
Parameter mit. Da die Hystere meistens vom Rauschen abhängt, wird die 
einmal ins Register geschrieben und ab dann nur noch die Schaltschwelle 
nachgeführt.

>Gustl B. schrieb:
>> Alles Gute alles Liebe.

>Schon wieder? Und was lernt der Fragesteller dadurch?

Wo genau siehst du in der Fragestellung einen Hinweis darauf, dass er 
etwas lernen wollte?

Mike schrieb:
> bei
> der Umsetzung in VHDL.
Ich rate dazu, sich erst einmal ein gutes Buch zu kaufen und das 
durchzuarbeiten. Meistens wissen die Autoren um die vielen Fallstricke 
einer neuen Sprache und bringen genug Beispiele. Dabei sind die ganzen 
grundlegendene Bausteine wie solche Vergleiche, alle erdenklichen Formen 
von Schleifen und andere Probleme ausreichend vielfältig behandelt und 
die Lernenden sind auf einem Minimalstand.

Sich selber solche Dinge beizubringen ist für weniger Begabte eine 
Ochsentour.

Markus W. schrieb:
> Das sehe ich bei
> allen älteren Ingenieuren, die Elektronik gelernt haben und dann zum PLD
> gekommen sind.
Bei diesen Ingenieuren sehe ich häufig den heftigen Einsatz von 
Schaltplänen mit hunderten Leitungen auf den kümmerlichen
Tools der Hersteller, wo es fünf Zeilen VHDL auch getan hätten.

Duke