Wie beschreibe ich das in VHDL

[Anfänger (Gast)]

Hi,

ich bin noch etwas unerfahren mit VHDL. Ich möchte ein DFF beschreiben
das sich >> SYNCHRON << bei einem bestimmten Zählerstand setzt und sich
anderen falls >> SYNCHRON << zurück setzt (auf Null). Habe jetzt viel 
rumprobiert und das Xilinx Synthese baut immer mal einen Asynchronen 
reset
oder ein asynchrones Set ein (gesehen in der Schematic). Hier der 
Codeausschnitt.

process(clk)
begin
   if rising_edge(clk) then
       counter <= counter + 1;
       if counter = 319 then
         counter <= 0;
       end if;
       if counter = 319 then
         outp <= '1';
       elsif counter /= 319  then
         outp <= '0';
       end if;
    end if;
end process;

Der Synchrone Reset des Zähler (counter) funktioniert. Counter steht auf 
319. Bei der nächsten Taktflanke ist der sReset Eingang auf High un der 
Counter resetet sich. Das signal outp kann doch einfach mit dem 
Vergleicher
gesetzt werden. Also Vergleicherausgang 1 --> DFF wird auf eins gesetzt, 
Vergleicherausgang 0 --> DFF wird auf null gesetzt.
Bei diesem Programmausschnitt baut er mir allerdings ein Ashyncrones 
Reset ein welches das DFF resettet wenn der Vergleicher eine Null 
ausgibt. Daraus folgt doch das outp nur sehr kurz auf eins liegt, also 
keine ganze Taktperiode.


Danke für Antworten.

mfg

[MtheK (Gast)]

Schonmal so probiert?
Sollte eigentlich laufen...

process(clk)
begin
   if rising_edge(clk) then
       if counter = 319 then
         outp <= '1';
         counter <= 0;
       else
         outp <= '0';
         counter <= counter + 1;
       end if;
    end if;
end process;

[Falk B. (falk)]

@  Anfänger (Gast)

>das sich >> SYNCHRON << bei einem bestimmten Zählerstand setzt und sich
>anderen falls >> SYNCHRON << zurück setzt (auf Null).

Hast du schon, nur etwas unnötig komplex.

>Habe jetzt viel
>rumprobiert und das Xilinx Synthese baut immer mal einen Asynchronen
>reset
>oder ein asynchrones Set ein (gesehen in der Schematic).

Glaub ich nicht.

process(clk)
begin
   if rising_edge(clk) then
       counter <= counter + 1;
       if counter = 319 then
         counter <= 0;
       end if;
       if counter = 319 then
         outp <= '1';
       else
         outp <= '0';
       end if;
    end if;
end process;

>Bei diesem Programmausschnitt baut er mir allerdings ein Ashyncrones
>Reset ein welches das DFF resettet wenn der Vergleicher eine Null
>ausgibt.

Das wäre ein dicker Bug. Glaub ich nicht. Ist ehe ein Bedienungsfehler 
beim Simulieren.

> Daraus folgt doch das outp nur sehr kurz auf eins liegt, also
> keine ganze Taktperiode.

MfG
Falk

[Anfänger (Gast)]

Hi,
die Schematic bekomme ich wenn ich MtheK Version nehme (Antwort 1).
Da ist ein Asynchroner Reset drinn oder nicht ??

mfg

[Falk B. (falk)]

@  Anfänger (Gast)

>die Schematic bekomme ich wenn ich MtheK Version nehme (Antwort 1).

Was ?

>Da ist ein Asynchroner Reset drinn oder nicht ??

Das muss nicht asynchron sein, es ist erstmal ein Reseteingang, sonst 
nix.

Und ich wette, es ist ein synchroner.

MFG
Falk

[Anfänger (Gast)]

Ah ok also ist das unter den Umständen (Programmierung) ein synchroner
Reset. Ok dann ist ja alles ok.


Danke

[MtheK (Gast)]

Ich wette mit :p

Quartus gibt für folgenden Code nix asynchrones ... siehe Screenshot.

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;

entity FF_Test is
  
  port (
    iClk         : in  std_ulogic;
    inResetAsync : in  std_ulogic;
    oFlag        : out std_ulogic);

end FF_Test;

architecture Rtl of FF_Test is

  signal Counter : integer;
begin  -- Rtl

  process (iClk, inResetAsync)
  begin  -- process
    if inResetAsync = '0' then            -- asynchronous reset (active low)
      Counter <= 0;
    elsif iClk'event and iClk = '1' then  -- rising clock edge
      if Counter = 319 then
        oFlag   <= '1';
        Counter <= 0;
      else
        oFlag   <= '0';
        Counter <= Counter + 1;
      end if;
    end if;
  end process;

end Rtl;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Falk Brunner schrieb:
> Und ich wette, es ist ein synchroner.
Du hättest die Wette gewonnen  ;-)
Ein fdr ist ein Flipflop mit einem synchronen Reset Eingang:
http://www.xilinx.com/itp/xilinx5/data/docs/lib/lib0170_154.html

BTW:
>> Unbenannt.JPG
Ich vermisse einen Hinweis auf die Bildformate... ;-)

[Falk B. (falk)]

@  Lothar Miller (lkmiller) Benutzerseite

>>> Unbenannt.JPG
>Ich vermisse einen Hinweis auf die Bildformate... ;-)

Kommt in meinem Großhirn nicht mehr an, der Nonsensefilter fischt das 
raus. Nur deftige Spikes kommen da noch durch. ;-)

MFG
Falk

P S Lesetipp für den OP: Bildformate.