Erzeugung von Tri - State Signalen?

[Stephan M. (stmiko)]

Hallo,

gemäß der im Anhang dargestellten Abbildung möchte ich gern den CPLD an 
den Bus ankoppeln. Wie ersichtlich ist, existiert ein NE1 
(Enable-Signal,low aktiv). Mittels diesen Signals möchte ich erst die 
Abarbeitung innerhalb des CPLD beginnen. Um Signalkollisionen zu 
vermeiden, möchte ich den Adress-, Daten- und Steuerbus hochohmig 
schalten.
Da ich erst begonnen habe mich mit VHDL zu beschäftigen, würde ich euch 
bitten über den Code zu schauen und mir zu sagen, ob das die richtige 
herangehensweise ist.

library ieee;
use ieee.std_logic_1164.ALL;

entity IO_EX is
        port (  NE1: in bit;  --Enable (low active)
                NINT3: out bit; --Interrupt (low active)
                
                STE:   in std_logic_vector(1 downto 0);    --Steuerbus 0-NWE 1-NOE
                ADDR:  inout std_logic_vector(5 downto 0); --Adresse Parallelbus
                DATA:  inout std_logic_vector(7 downto 0); --Datenbus - bidirektional
                
                PA: inout std_logic_vector(7 downto 0); --Port A
                PB: inout std_logic_vector(7 downto 0); --Port B
                PC: inout std_logic_vector(7 downto 0); --Port C
                PD: inout std_logic_vector(7 downto 0); --Port D
                
                ADDR_MUX: out std_logic_vector(2 downto 0)); --Adresse des Multiplexkanals
end IO_EX; 
         

architecture VERHALTEN of IO_EX is

signal DATA_BUF: std_logic_vector(7 downto 0);
  
begin

-- Hochohmiges Umschalten der am Bus angeschlossenen Pins    
TR: process
      begin
              --wait until falling_edge(NE1);
              if NE1 = '1' then
                --STE  <= (others => 'Z'); --Steuerleitungen hochohmig schalten
                ADDR <= (others => 'Z'); --Adressbus hochohmig schalten
                DATA <= (others => 'Z'); --Datenbus hochohmig schalten
              end if;
              
            --  if STE(1) = '0' and STE(0) = '1' then
            --  DATA <= DATA_BUF;  
            --ADDR <= (others => 'Z'); --Adressbus hochohmig schalten
            --DATA <= (others => 'Z'); --Datenbus hochohmig schalten
            --else if falling_edge(NE1) then
                                
      end process TR;

--weitere Logik...

  
  DATA <= DATA_BUF when STE(1) = '0' and STE(0) = '1'

Ist es überhaupt nötig alle Bussignale hochohmig zu schalten? Wie kann 
man die umgeschalteten Kanäle( 'Z') wieder als Eingang (STE und ADDR) 
bzw. als Ein- oder Ausgang (DATA) umschalten? Wäre eine Flankenabfrage 
mittels falling_edge() die bessere Variante?

Danke

Stephan

[Klaus F. (kfalser)]

Üblicherweise werden die Adresssen und Steuerleitungen am Bus von einem 
Master getrieben, und diese werden nie hochohmig geschalten.
In deinem Fall nehme ich einmal an, dass nicht das CPLD der Master ist, 
sondern irgend ein Prozessor außen.
In diesem Fall sind die Adress- und Steuersignale am CPLD keine inouts, 
sondern reine Eingänge.
Bei den Daten ist es etwas anderes.
Diese werden wechselseitig jeweils vom Master oder von den einzelnen 
Slaves getrieben, wobei immer nur einer die Daten treibt, alle anderen 
sind hochohmig.

Die VHDL Beschreibung für das hochohmig-schalten ist ganz einfach:

DATA <= DATA_BUF when NE1 = '0' else (others => 'Z';

DATA_BUF sind die errechneten Daten, die an den Bus gehen.

[Stephan M. (stmiko)]

Ja,
ein uC bildet den Master am Bus. Somit stelle ich die Adress- und 
Steuerleitungen auf reine Eingänge um.

Mit der von Ihnen beschrieben Befehlszeile findet also eine 
Signalumschaltung statt.


Danke

[Klaus F. (kfalser)]

Stephan M. schrieb:
> Mit der von Ihnen beschrieben Befehlszeile findet also eine
> Signalumschaltung statt.

Nein, als Umschaltung kann man es nicht bezeichnen, da hochohmig kein 
Signalwert ist.
Es ist einfach nur die VHDL Beschreibung, mit der man erreicht, dass das 
inout-Port DATA entweder hochohmig ist (NE = 1) oder das Signal DATA_BUF 
ausgegeben wird.

Du kannst DATA übrigends jederzeit lesend verwenden, dabei liest du die 
Daten, die gerade außen am Bus liegen.

[Stephan M. (stmiko)]

Danke! Jetzt kann ich das nachvollziehen.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Zum Hintergrund:
Wir kommen vom Beitrag "CPLD - I/O Erweiterung"

> STE:   in  std_logic_vector(1 downto 0);    --Steuerbus 0-NWE 1-NOE
Teil das besser in 2 Einzelsignale auf, dann liest es sich leichter...

Hier mal mein Ansatz:
(Das Tristate-Zeugs kommt bei den Ports natürlich auch zum Zuge)

library ieee;
use ieee.std_logic_1164.ALL;

entity IO_EX is
        port (  NE1:   in  std_logic; -- ! nimm nur STD_LOGIC !  --Enable (low active)    NINT3: out std_logic; --Interrupt (low active)
                NWE:   in  std_logic;   
                NOE:   in  std_logic;   

                ADDR:  in std_logic_vector(5 downto 0); --Adresse Parallelbus
                DATA:  inout std_logic_vector(7 downto 0); --Datenbus - bidirektional
                
                PA: inout std_logic_vector(7 downto 0); --Port A
                PB: inout std_logic_vector(7 downto 0); --Port B
                PC: inout std_logic_vector(7 downto 0); --Port C
                PD: inout std_logic_vector(7 downto 0); --Port D
                
                ADDR_MUX: out std_logic_vector(2 downto 0)); --Adresse des Multiplexkanals
end IO_EX; 
         

architecture VERHALTEN of IO_EX is

signal DATA_BUF: std_logic_vector(7 downto 0);
signal PortA: std_logic_vector(7 downto 0);
signal PortB: std_logic_vector(7 downto 0);
signal DirA:  std_logic_vector(7 downto 0); -- '1' = Ausgang, '0' = Eingang
signal DirB:  std_logic_vector(7 downto 0);
  
begin

-- Richtungsumschaltung Port A
  process (PortA, DirA) begin
     for i in 0 to 7 loop
        PA(i) <= PortA(i) when DirA(i)='1' else 'Z';
     end loop;
  end process;

-- Richtungsumschaltung Port B
  process (PortB, DirB) begin
     for i in 0 to 7 loop
        PB(i) <= PortB(i) when DirB(i)='1' else 'Z';
     end loop;
  end process;
:
:

-- Schreiben
  process begin
     wait until rising_edge(NWE); -- steigende Flanke an WR --> Daten und Adressen sind stabil
     if    (NE1='1') then NULL; -- nichts tun, wenn disabled
     if    (A="000000") then PortA <= DATA;
     elsif (A="000001") then PortB <= DATA;
     :
     elsif (A="000100") then DirA <= DATA;
     elsif (A="000101") then DirB <= DATA;
     :
     elsif (A="001000") then ADDR_MUX <= D(2 downto 0);
  end process;

-- Lesen
  DATA_BUF <= PA when (ADDR="000000") else
              PB when (ADDR="000001") else
              PC when (ADDR="000010") else
              PD when (ADDR="000011") else
              (others => '0');
  
   DATA <= DATA_BUF when NE1='0' and NOE='0' else (others => 'Z');

end VERHALTEN;

[Stephan M. (stmiko)]

Danke Lothar,

ich möchte eine "Don´t care" Auswertung mit einbringen.
Ich habe mir das in folgender Form vorgestellt:

process begin
     wait until rising_edge(NWE); -- steigende Flanke an WR --> Daten und Adressen sind stabil
     if    (NE1='1') then NULL; -- nichts tun, wenn disabled

     if    (ADDR(2 downto 0)="000") then PortA <= DATA;
     --bei den anderen Abfragen wäre das ja gleich...


     if    (A="000000") then PortA <= DATA;
     elsif (A="000001") then PortB <= DATA;
     :
     elsif (A="000100") then DirA <= DATA;
     elsif (A="000101") then DirB <= DATA;
     :
     elsif (A="001000") then ADDR_MUX <= D(2 downto 0);
  end process;

Da alle Signale low - active sind, muss man dann auf eine fallende 
Flanke triggern.

Stephan

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Stephan M. schrieb:
> Da alle Signale low - active sind, muss man dann auf eine fallende
> Flanke triggern.
Sieh dir an, wo bei deinem WE-Signal die Daten und Adressen stabil sind.

Ich habe da einen kleinen Bock geschossen...
Das sollte besser heißen:

     :
     if    (NE1='1')    then NULL; -- nichts tun, wenn disabled
     elsif (A="000000") then PortA <= DATA;
     elsif (A="000001") then PortB <= DATA;
     :
     elsif (A="000100") then DirA <= DATA;
     elsif (A="000101") then DirB <= DATA;
     :
     elsif (A="001000") then ADDR_MUX <= D(2 downto 0);
     end if;
     :

Stephan M. schrieb:
> ich möchte eine "Don´t care" Auswertung mit einbringen.
Also sowas:

     :
     if    (NE1='1') then NULL; -- nichts tun, wenn disabled
     elsif (ADDR(5 downto 3)="000") then
        if    (ADDR(2 downto 0)="000") then PortA <= DATA;
        elsif (ADDR(2 downto 0)="001") then PortB <= DATA;
        :
        elsif (ADDR(2 downto 0)="101") then DirA <= DATA;
        elsif (ADDR(2 downto 0)="101") then DirB <= DATA;
        end if;
     elsif (A="001000") then ADDR_MUX <= D(2 downto 0);
     end if;
     :

Das ist unnötig, der Synthesizer macht das schon richtig, und ausserdem 
ist das miserabel lesbar...

[Stephan M. (stmiko)]

Ja, Danke für den Hinweis!

Bei dem Prozess muss es doch heißen?:

-- Richtungsumschaltung Port A
  process (PortA, DirA) begin
     for i in 0 to 7 loop
        if DirA(i) <= '1' then
        PA(i) <= PortA(i);
        else
        PA(i) <= 'Z';
        end if;
     end loop;
  end process;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Stephan M. schrieb:
> Bei dem Prozess muss es doch heißen?:
Ja, das mit dem when geht da wieder mal nicht ;-)

Und das noch ausbessern, dann is jut:

 if DirA(i)='1' then

Und dann kannst du noch so schreiben:

     for i in PA'range loop

Dann sieht das ein wenig generischer aus... ;-)

[Stephan M. (stmiko)]

Oh, stimmt mit dem Vergleich!

Bis jetzt schreibe und simuliere ich den Prozess in ModelSim.
Bei der Umsetzung auf einen CPLD von z.B Xlinx und deren 
Entwicklungsumgebung, besteht da in der Software die Möglich den 
definierten Ports z.B. PA, die Pins zuzuordnen?
Konnte die WebPack noch nicht runterladen...

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Stephan M. schrieb:
> besteht da in der Software die Möglich den
> definierten Ports z.B. PA, die Pins zuzuordnen?
Ja. Diese Einschränkungen nennen sich Constraints (Einschränkungen 
deshalb, weil die Toolchain nicht x-beliebig die Pins zuordnen darf) und 
werden in einer UCF-Datei (user constraints file) vorgenommen.

[Stephan M. (stmiko)]

Hallo,

nun habe ich es erreichen können, dass die Ports A bis D sowie die 
Multiplexer 1 und 2 die über den Datenbus gesendeten Daten korrekt 
ausgeben, aber sobald ich denn "letzen" Prozess in den Code einbinde, 
kommt in der Simulation, dass die Signale undefiniert sind.
Dieser Prozess soll dazu dienen, die anliegenden Level an den Ports über 
die Datenleitung zu senden...
Kann mir vielleicht jemand verraten, was ich übersehen habe?
Die Ports bleiben dann hochohmig, also 'Z' laut Simulator.



Danke Stephan

[Klaus F. (kfalser)]

Du denkst immer noch zu kompliziert und Dein Design funktioniert sicher 
auch nicht korrekt so wie Du glaubst.

Vielleicht beschreibst Du noch einmal, was Du erreichen willst:
Sind PA usw. Ports, die der Microprozessor als Eingang oder Ausgang 
konfigurieren soll?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Erstmal vorab:
Das Lesen bei dir ist ein rein kombinatorischer Vorgang, bei dem nichts 
irgendwo gespeichert werden muß. Es ist also unnötig, da irgendwas mit 
einer Flanke abzufragen...

Stephan M. schrieb:
> dass die Signale undefiniert sind.
Welche Signale?

Wie auch immmer: dein Problem liegt darin, dass zwei Prozesse die 
Richtungssignel treiben: der Lese- (mit '0') und der Schreibprozess (mit 
'1'). Das gibt im DIRA..D ein 'X' und damit kommt beim Porttreiber etwas 
/='1' und folglich ein 'Z' heraus.
So geht das nicht, du kannst nicht einfach zum Lesen die Richtung eines 
Ports umschalten wollen...
Hast du mein Beispiel nachvollzogen? Hast du mal gegengeprüft, wie uCs 
das machen mit der Richtungsumschaltung?

[Stephan M. (stmiko)]

Ich habe mir eine Adresstabelle erstellt, wo das oberste Bit ADDR3 
entweder eine 0 für CPLD Port einlesen oder eine 1 für CPLD Port 
schreiben beinhaltet. Abhängig von diesem Bit, soll der jeweilige Port 
des CPLD die Daten vom Datenbus ausgeben bzw. auf den Datenbus 
"schreiben".
Bei einer fallenden Flanke an NE1 und NWE sendet der uC Daten an den 
CPLD und bei fallender Flanke an NE1 und NOE soll der uC die Daten des 
Ports abrufen.
Die Simulation des Schreibens mit den Flankenwechseln funktioniert auch 
soweit.
Die Umschaltung der I/Os innerhalb eines uC habe ich immer über die 
zugehörigen Librarys bzw. Register gemacht.

[Klaus F. (kfalser)]

Stephan M. schrieb:
> Abhängig von diesem Bit, soll der jeweilige Port
> des CPLD die Daten vom Datenbus ausgeben bzw. auf den Datenbus
> "schreiben".

Das kann aber so nicht funktionieren.
Angenommen, du schreibst zuerst auf PA, dann wird das Port auf Ausgang 
geschalten, die Daten liegen danach aber weiterhin an.
Wenn Du jetzt etwas einlesen willst und Du dort von außen ein Signal 
anlegt, dann gibt es eine Kollision, weil die Pins schon einen Wert 
treiben.
Du musst also eine Methode finden, die Pins von PA zuerst auf Hochohmig 
zurückzuschalten.
Da waren deine vorherigen Lösungen sinnvoller.