VHDL Entprellung-Fehler

[Uwe_24 (Gast)]

Hallo zusammen,

ich versuche mich gerade in das FPGA und VHDL Thema einzuarbeiten und 
bin noch am Anfang.
Die Aufgabe lautet im Moment, eine Entprellung so zu entwerfen, dass bei 
einem Tastendruck ein Zähler hochzählt (10ms) und dann erst den 
Tastendruck "freigibt".
Es gibt in meinem vhdl-code 2 Zähler.. der eine wird ohne Entprellung 
angesteuert und der zweite mit. Beide Werte der Zähler möchte ich auf 
den Siebensegmentanzeigen ausgeben.
Nur leider funktioniert dieser Code nicht da immer wahllos dieselben 
Werte angezeigt werden (Wert für beide Zähler gleich). IUch hoffe ihr 
könnt mir ein paar Tipps/Vorschläge geben was ich falsch mache.

Hier, das was ich bis jetzt habe.
Gruß Uwe

OutSec,OutMin, OutSecD, OutSecMin sind jeweils meine Einer- & 
Zehnerstellen der beiden Zähler

library ieee;
use ieee.std_logic_1164.all; -- wg. des Datentyps std_logic_vector
use ieee.numeric_std.all;

entity fpga is
  port (
    clock_50        :in std_logic;
    key : in std_logic_vector  (3 downto 0); -- Drucktaster 
    hex7, hex6, hex5, hex4, hex3, hex2, hex1, hex0:
     out std_logic_vector (6 downto 0)     -- 7S-Anzeigen
  );
end fpga;

architecture Verhalten of fpga is
  signal outSec          : std_logic_vector(3 downto 0);
  signal outMin          : std_logic_vector(3 downto 0);
  signal outSecD        : std_logic_vector(3 downto 0);
  signal outMinD         : std_logic_vector(3 downto 0);
  signal key_debounce    : std_logic;
  
  begin
    
    v  : entity work.Debounce    port map (key(1), clock_50, key_debounce);
    z0 : entity work.Zaehler    port map (key(1), clock_50, outSec, outMin);
    z1 : entity work.Zaehler2    port map (key_debounce, clock_50, outSecD, outMinD);
    d0 : entity work.Dec       port map (outSec,  hex0);
    d1 : entity work.Dec       port map (outMin,  hex1);
    d2 : entity work.Dec       port map (outSecD, hex2);
    d3:  entity work.Dec          port map (outMinD, hex3);
    
end Verhalten;

Entprellung:

library ieee;
  use ieee.std_logic_1164.all;
  use ieee.numeric_std.all;
  use ieee.std_logic_unsigned.all;

entity Debounce is
  port (    
    key_in     :in std_logic;
    clk        :in std_logic;
    key_deb    :out std_logic
    );
end Debounce;

architecture Verhalten of Debounce is

  signal key_old     : std_logic;
  signal key_now     : std_logic;
  signal result     : std_logic;
  signal counter     : std_logic_vector (19 downto 0) :=(others => '0');
  
begin
  
  result <= key_now xor key_old;

  process (all) begin
    if rising_edge(clk) then 
    
      key_now <= key_in;
      key_old <= key_now;

      if (result = '1') then
        counter <= (others => '0');  
      elsif(counter(19) = '0') then 
        counter <= counter + 1;
      else 
        key_deb <= key_old;
      end if;
      
     end if;
    
   end process;
end architecture;

Zähler (Beide identisch)

library ieee;
  use ieee.std_logic_1164.all;
  use ieee.numeric_std.all;
  use ieee.std_logic_unsigned.all;

entity Zaehler is
  port (    
    k          :in std_logic;
    clk        :in std_logic;
    outSec     :out std_logic_vector (3 downto 0);
    outMin     :out std_logic_vector (3 downto 0)
    );
end Zaehler;

architecture Verhalten of Zaehler is

  signal einerStelle  : natural range 0 to 9;
  signal zehnerStelle : natural range 0 to 9;
  
begin

  process (all) begin
    if rising_edge(clk) then 
      if (k = '0') then
        
        if (einerStelle = 9) then
          einerStelle <= 0;
          if (zehnerStelle = 9) then
            zehnerStelle <= 0;
          else
            zehnerStelle <= zehnerStelle + 1;
          end if;
        else 
          einerStelle <= einerStelle + 1;
        end if;
      
      else
          einerStelle  <= 0;
          zehnerStelle <= 0;
      end if;
   end if;  
   end process;
 
   outSec <= std_logic_vector(to_unsigned(einerStelle,4));
   outMin <= std_logic_vector(to_unsigned(zehnerStelle,4));
   
end architecture;

Decoder zum ausgeben von Dezimalzahlen

library ieee;
use ieee.std_logic_1164.all;

entity Dec is
  port (c:    in  std_logic_vector(3 downto 0);
      hex:  out std_logic_vector(6 downto 0)
  );
end Dec;

architecture Verhalten of Dec is
begin  
  process (all) begin
    
    --Hier steuert der Decoder bei bestimmten Eingangswertem die LED-Anzeigen an
    case c is
      when "0000" => hex <= "1000000";
      when "0001" => hex <= "1111001";
      when "0010" => hex <= "0100100";
      when "0011" => hex <= "0110000";
      when "0100" => hex <= "0011001";
      when "0101" => hex <= "0010010";
      when "0110" => hex <= "0000010";
      when "0111" => hex <= "1111000";
      when "1000" => hex <= "0000000";
      when "1001" => hex <= "0010000";
      when others => hex <= "1111111";
    end case;

    ----------------------------------------------------------------------------   
  end process;
end Verhalten;

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Uwe_24 schrieb:
> Nur leider funktioniert dieser Code nicht da immer wahllos dieselben
> Werte angezeigt werden
Gerade so ein Design ist geradezu prädestiniert für eine Simulation. Was 
zeigt deine an?

>  use ieee.numeric_std.all;
>  use ieee.std_logic_unsigned.all;
Das ist kein gute Idee. Da sind dann ein paar Typdefinitionen doppelt 
vorhanden, das kann ins Auge gehen wie im 
Beitrag "Re: std_logic_vector auf integer umwandeln" erklärt.
Siehe dazu auch den Beitrag "IEEE.STD_LOGIC_ARITH.ALL obsolete"

[Lattice User (Gast)]

Der Taster taugt halt etwas, oder ist wie auf manchen Entwicklungsboard 
bereits entprellt. Dann hat du als potentielle Abweichung nur noch den 
Zufall wenn du exakt eine Clockflanke erwischt, so dass der eine Zähler 
es schon sieht und er andere nicht mehr.

Übrigens sollte auch für den nicht entprellten Zähler der Taster 
einsynchronisiert werden, sonst spinnt der Zähler gelegentlich total.

[Uwe_24 (Gast)]

Lothar Miller schrieb:
> Uwe_24 schrieb:
>> Nur leider funktioniert dieser Code nicht da immer wahllos dieselben
>> Werte angezeigt werden
> Gerade so ein Design ist geradezu prädestiniert für eine Simulation. Was
> zeigt deine an?
>
-Bis jetzt habe ich das noch nicht simuliert..da das bis jetzt in der 
Uni auch noch nie gemacht wurde, muss ich mich da ersteinmal 
einarbeiten. Werde ich aber bald machen müssen! Danke

>>  use ieee.numeric_std.all;
>>  use ieee.std_logic_unsigned.all;
> Das ist kein gute Idee. Da sind dann ein paar Typdefinitionen doppelt
> vorhanden, das kann ins Auge gehen wie im
> Beitrag "Re: std_logic_vector auf integer umwandeln" erklärt.
> Siehe dazu auch den Beitrag "IEEE.STD_LOGIC_ARITH.ALL obsolete"

Danke für den Tipp - habe das auch schon in meinen Files angeglichen!
Ändert leider nichts daran dass mein vhdl Code noch nicht will.

[Uwe_24 (Gast)]

Lattice User schrieb:
> Der Taster taugt halt etwas, oder ist wie auf manchen
> Entwicklungsboard
> bereits entprellt. Dann hat du als potentielle Abweichung nur noch den
> Zufall wenn du exakt eine Clockflanke erwischt, so dass der eine Zähler
> es schon sieht und er andere nicht mehr.
>
> Übrigens sollte auch für den nicht entprellten Zähler der Taster
> einsynchronisiert werden, sonst spinnt der Zähler gelegentlich total.

Sollte dann bei einem Entprellten Taster nicht auf dem LCD "1" angezeigt 
werden. Mit meinem Zähler zähle ich ja sozusagen das "Bouncing" des 
Tasters, also wie oft die Taktflanke zu viel erkannt wurde. Bei einem 
Entprellten Taster müsste dies doch 1 sein? Liege ich da richtig?
Im Moment zeigen aber beide Zähler eine hohe Zahl an (Beide "85-90").

[Lattice User (Gast)]

Uwe_24 schrieb:

>
> Sollte dann bei einem Entprellten Taster nicht auf dem LCD "1" angezeigt
> werden. Mit meinem Zähler zähle ich ja sozusagen das "Bouncing" des
> Tasters, also wie oft die Taktflanke zu viel erkannt wurde.

Nein, du mißt die Zeit in Einheite vom 20 ns wie lange der Taster 
gedrückt ist. In deinem Zähler ist keine Flankenerkennung.

[Lattice User (Gast)]

Lattice User schrieb:

>
> Nein, du mißt die Zeit in Einheite vom 20 ns wie lange der Taster
> gedrückt ist. In deinem Zähler ist keine Flankenerkennung.

In einer Simulation waäre die das sofort ins Gesicht gesprungen!

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Lothar Miller schrieb:
> eine Simulation. Was zeigt deine an?
Ich sehe da nur Nonsens...

[Uwe_24 (Gast)]

Lattice User schrieb:
> Uwe_24 schrieb:
>
>>
>> Sollte dann bei einem Entprellten Taster nicht auf dem LCD "1" angezeigt
>> werden. Mit meinem Zähler zähle ich ja sozusagen das "Bouncing" des
>> Tasters, also wie oft die Taktflanke zu viel erkannt wurde.
>
> Nein, du mißt die Zeit in Einheite vom 20 ns wie lange der Taster
> gedrückt ist. In deinem Zähler ist keine Flankenerkennung.

Lattice User schrieb:
> Lattice User schrieb:
>
>>
>> Nein, du mißt die Zeit in Einheite vom 20 ns wie lange der Taster
>> gedrückt ist. In deinem Zähler ist keine Flankenerkennung.
>
> In einer Simulation waäre die das sofort ins Gesicht gesprungen!


Oh dann bin ich auf dem gaanz falschen Fuß unterwegs! Die 
Flankenerkennung ist dass was ich brauche. Ich muss einen Zähler per 
Tastendruck inkrementieren, eInen mit Entprellung und einen ohne.. und 
dabei sollen die Flanken gezählt werden. Dankeschön .. ich tu mich da 
einfach noch sehr schwer :/ Hat jemand zufällig einen Link wo das gut 
erklärt ist?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Uwe_24 schrieb:
> Hat jemand zufällig einen Link wo das gut erklärt ist?
Erst Entprellen:
http://www.lothar-miller.de/s9y/categories/5-Entprellung
Dann die Flanke finden:
http://www.lothar-miller.de/s9y/categories/18-Flankenerkennung

[Der L. (vhdl-neuling)]

Ich würde Dir das Thema "Einsynchronisieren von externen Signalen" 
empfehlen, ebenso das Thema "was macht 'rising_edge(x)'" und schon wirst 
Du damit zwei große Schritte weiter sein. :)

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Der Lars schrieb:
> ebenso das Thema "was macht 'rising_edge(x)'"
Und ebenso das Thema:
Es gibt in einem Anfängerdesign nur 1 Takt. Der kommt vom Quarz.

Oder andersrum:
Niemals(!) wird auf einen Taster oder sonst ein Signal ein 
'rising_edge() angesetzt.

Und das ist eigentlich auch nur Faulheit:

  process (all) begin
    if rising_edge(clk) then 
    ...

Wenn schon nur der Takt im Prozess verwendet wird, dann schreibe auch 
nur den Takt in die Sensitivliste. Dieses (all) ist ziemlich die 
blödsinnigste Erweiterung, die es gibt.

[Olga (Gast)]

Lothar Miller schrieb:
> Wenn schon nur der Takt im Prozess verwendet wird, dann schreibe auch
> nur den Takt in die Sensitivliste. Dieses (all) ist ziemlich die
> blödsinnigste Erweiterung, die es gibt.

Bei allem Respekt, aber das ist eine äußerst sinnvolle Erweiterung. 
Warum soll sich der Entwickler mit etwas auseinandersetzen, was der 
Compiler (und Synthesizer) viel besser kann? Außerdem ist die 
Sensisivitylist eine ständige Fehlerquelle, die man mit (all) einfach 
nicht hat. Es bring absolut 0,0 Vorteil statt (all) dort irgendwelche 
Signale einzutragen.

[Der L. (vhdl-neuling)]

Olga schrieb:
> Warum soll sich der Entwickler mit etwas auseinandersetzen, was der
> Compiler (und Synthesizer) viel besser kann?

Vielleicht weil der Compiler es nicht besser können sollte :-o

Ich finde der Entwickler sollte sich jede mögliche Überprüfbarkeit 
seines Codes erhalten. Aber das ist natürlich Geschmackssache :-)

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Olga schrieb:
> Warum soll sich der Entwickler mit etwas auseinandersetzen, was der
> Compiler (und Synthesizer) viel besser kann?
Weil er dann auch mal mitdenken muss?

Oder siehst du den Fehler hier sofort?

  process (all) begin
    if rising_edge(clk) then 
      if (k = '0') then
        if (einerStelle = 9) then
          einerStelle <= 0;
          if (zehnerStelle = 9) then
            zehnerStelle <= 0;
          else
            zehnerStelle <= zehnerStelle + 1;
          end if;
        end if;
      else 
        einerStelle <= einerStelle + 1;
      end if;
      else
        einerStelle  <= reloadEiner;
        zehnerStelle <= reloadZehner;
    end if;  
  end process;

[Olga (Gast)]

Der Lars schrieb:
> Vielleicht weil der Compiler es nicht besser können sollte :-o

Ok, dann sind wir ganz schnell wieder beim Assembler. Ein ziemlich 
sinnloses Argument.

Lothar Miller schrieb:
> Weil er dann auch mal mitdenken muss?

Noch sinnloser. Der Compiler ist dazu da, mir stupide denkarbeit, die 
mich vom eigentlichen Entwickeln abhält, abzunehmen.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Sagen wir mal so: einem Anfänger schadet es nicht, über die 
Sensitivliste nachzudenken. Im einem synchronen Prozess, in dem nur der 
CLK eine Rolle spielen darf, ist nicht mal Tipparbeit gespart...

Aber das Pro-contra "all" ist hier im Thread eh nicht primär das Thema. 
Und einen synchronen Prozess schreibe ich sowieso ohne Sensitivliste: 
http://www.lothar-miller.de/s9y/archives/16-Takt-im-Prozess.html

[Sigi (Gast)]

Lothar Miller schrieb:
> Oder siehst du den Fehler hier sofort?  process (all) begin
>     if rising_edge(clk) then
>       if (k = '0') then
>         if (einerStelle = 9) then
>           einerStelle <= 0;
>           if (zehnerStelle = 9) then
>             zehnerStelle <= 0;
>           else
>             zehnerStelle <= zehnerStelle + 1;
>           end if;
>         end if;
>       else
>         einerStelle <= einerStelle + 1;
>       end if;
>       else
>         einerStelle  <= reloadEiner;
>         zehnerStelle <= reloadZehner;
>     end if;
>   end process;

Abgesehen von dem "..(all).." und scheinbarer semantischer
Fehler, hast du da noch etwas anderes übersehen? Meine
erste Einschätzung ist, dass das der Synthesizer nicht
übersetzen kann, zumindestens nicht der aller Hersteller.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Sigi schrieb:
> Meine erste Einschätzung ist, dass das der Synthesizer nicht übersetzen
> kann, zumindestens nicht der aller Hersteller.
Du liegst richtig. Oder andersrum: wenn er es könnte, dann würden nur 
die letzten beiden Zuweisungen übrig bleiben, und es wäre weit&breit 
kein Takt im Design...