Hallo, wer hätte Interesse an einem Altera Max10 Breakout Board? EQFP144; pin migration M40-M50, wobei man schauen müsste, ob man M04-M25 nicht doch irgendwie gleichzeitig mit abdecken könnte. Board: ca. 36x36mm; I/Os an allein 4 Seiten im 1.27mm pitch Das Pinout erscheint Layout-freundlich; insbesondere in der Single-Supply-Variante. Gibt es das schon? Hier ist ein Beispiel: http://www2.hdl.co.jp/en/index.php/plcc68-series/ap68-08-m.html Einerseits ist das aber nur der M08. Andererseits finde ich das preislich nicht attraktiv. Letztlich wäre es für ein Breakout-Board doch nur der FPGA, ein paar Caps, ein relativ einfaches PDN und ein 4- oder sogar nur 2-Lagen-PCB.
Darf man fragen, was der Grund ist, sich auf ein MAX PLD zu beschränken? Die Firma hat doch mit dem Cyclone 5 und USB 3.0 was Feines im Programm: http://www2.hdl.co.jp/en/index.php?id=401
Weltbester FPGA-Pongo schrieb im Beitrag #4661589: > Darf man fragen, was der Grund ist, sich auf ein MAX PLD zu beschränken? > Die Firma hat doch mit dem Cyclone 5 und USB 3.0 was Feines im Programm: > http://www2.hdl.co.jp/en/index.php?id=401 540EUR? Außdem hätte ich es gern klein, kompakt und langzeitverfügbar (Vergrößern kann man ein Board-Layout auf einfache Weise). Netterweise ist der Max10 in 3 verschiedenen operating temperatures verfügbar. Diese Dinge hatte ich jedoch im Eröffnungs-Post nicht dazu geschrieben. Für das minimale, lauffähige Board gehe ich von folgenden Materialpreisen auf Basis von Einzelstückbestellungen aus (außer beim PCB->dirty pcb) 10M08: 23EUR 10M50: 60EUR Preisvergleich: https://www.altera.com/products/fpga/max-series/max-10/design-tools.html#kits_boards Beim 10M08 ist das Arrow BeMicro MAX 10 Evaluation Kit für 30USD inkl. Programmer-Funktionalität schon nah dran. Beim 10M50 gibt es das Altera 10M50 Evaluation Kit mit HDMI, 1Gb LPDDR2, 512 Mb flash und Programmer-Funktionalität für 125USD. Wie ich auch im anderen Thread geschrieben hatte: Wenn man lediglich ein Board benötigt, dann muss man etwas fertiges kaufen. Benötigt man eine ganz spezielle Funktionalität (Videoboard), dann muss man ebenso etwas fertiges kaufen. Usw. Hier dachte ich an ein Board, dass jeder für verschiedene Dinge mit überschaubaren Performanz-Anforderungen hernehmen kann. Dann spielen auch der Preis und die Abmessungen eine Rolle.
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Möchtest du so eine Platine fertigen lassen ? 50x50 wäre auch in Ordnung. Single Supply, ein paar Footprints für Oszillatoren... bin dabei !
ja, PCB fertigen lassen. Zum selbst Bestücken Anbei habe ich ein paar Footprints visualisiert: Hellgrün IO Low_speed Grün IO high speed Schwarz GND Grau ADC-Pins Rot VCC_ONE und VCCIO pink VCCA orange JTAG gelb CONFIG dual use M04-M25 ist zusammen mit M40-M50 kaum auf dem selben PCB machbar. Aber vielleicht bekommt man mit 2 PCBs fast den selben Breakout hin. Die Varianten mit (SA) und ohne (SC) ADC (1Msps) gibt es keinen Unterschied, abgesehen von den ADC pins. ADC-Eingänge sind manche IO Low_speed dual use Edit: Unterschied zwischen Low_Speed und High_Speed scheint es im Speed grade C8 nicht wesentlich zu geben. Im Speedgrade I7 jedoch bis ca. 50% bei der LVDS performance.
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Zum ADC: . Beim FPGA beträgt der Preisunterschied zwischen SA (mit ADC) und SC (ohne ADC) 4-8EUR . Ein 1Msps ADC kostet ca. 4EUR. . Bei Verwendung des ADC werden zusätzliche Filter vorgeschlagen. . Der ADC verursacht auch im deaktivierten Zustand einen Stromverbrauch an den ADC-Pins (Device Datasheet Seite 8) . REF-V und REF-GND wird ebenfalls benötigt. -> Zunächst auf ADC verzichten und Varianten ohne ADC nutzen Zum Layout: . 1.27mm pinheader an allen 4 Seiten . Distanz gegenüberliegender Pinheader zueinander: Vielfaches von 2.54mm Zum PDN: Der Fall Single-Supply ohne ADC ist dargestellt in "Device Family Pin Connection Guidelines" auf Seite 32 und 33. Hier werden 2 regulators vorgeschlagen; Sicher ist es auch mit nur einem regulator möglich. Mich verunsichert im Moment Folgendes: Aus der Datei "Device Family Pin Connection Guidelines": . Auf Seite 33 wird ein Filter zwischen VCC_ONE und VCCA vorgeschlagen. . Auf Seite 32 steht: "Both VCCA and VCC_ONE must share a single power source using proper isolation filter." Aus Datei "Power Management User Guide" . Bildchen auf Seite 4: Die VCC_ONE pins und VCCA pins sind im Package direkt miteinander verbunden. Wie ist es denn nun wirklich? Wenn die Pins im Package miteinander verbunden sind, dann brauche ich doch ausserhalb des package diese Pins nicht gegeneinander filtern. Wenn die Pins nicht im Package verbunden sind, warum muss ich sie dann mit der selben "single power source" betreiben?
Ok. Für ein 2-Lagen-Design ist das GND-Pad in der Mitte ungünstig. Dann erübrigt sich eigentlich auch meine Frage vom obigen Post. Es muss ohnehin alles relativ nah zusammen geführt werden. Ich denke, das Layout sollte ich erstellen. Dazu würde ich gern Kicad verwenden, damit das Design möglichst vielen potentiellen Nutzern zur Verfügung steht. Das wäre mein erstes Kicad-Projekt. Wer würde mir ein Kicad-Projekt mit folgendem vorbereiten? . Footprints anlegen (GND in der Mitte nicht vergessen) . Möglichst Pin-Namen anlegen, die ich im PCB-Editor sehen kann, um alles im PCB-Editor zusammen zu klicken. . GND-Pins auf GND . alle PowerPins auf V33 . Footprint für M04SC und M10SC Das Layout würde ich dann hier für Verbesserungsvorschläge zur Diskussion stellen.
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In der Bemicro Platine sind alle Filter da, für VCCA und VCC_PLL, aber es wird die Dual (Triple) Supply version benutzt: http://www.alterawiki.com/uploads/e/ec/BeMicro_Max_10-Schematic_A4-20141008.pdf
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m50SC_2.png
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Ja. Dual-Supply gibt es im QFP144 gar nicht. Die Frage, ob nun die VVC_ONE und VCCA-Pins intern verbunden sind oder nicht, bleibt. Bei 2 Lagen ist die Schwierigkeit auch nicht die Erzeugung verschiedener Spannungen, sondern die Verteilung; insbesondere wegen dem GND-Pad in der Mitte. Ich würde es mal probieren... Edit: Anbei M50SC weiter aufgeschlüsselt: Rot: VCC_ONE Pink(dunkel): VCCA Pink(hell): VCCIO Wie man sieht, sitzt VCCA (dunkelpink) ausschließlich in den Ecken immer bei VCC_ONE. Vor der Layouterstellung würde ich eine Anfrage an Altera stellen...
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VCCA pins und VCC_ONE pins sind im package NICHT miteinander verbunden und müssen auch nicht von der selben power source betrieben werden.
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layout_idee1.png
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..Layout-Idee für 2 Layer (top hell; bot dunkel); 33mm x 33mm 01x 0805 Filter 10x 0805 47uF 18x 0612 1uF Die Footprints sind relativ groß angelegt für händisches Löten. Vielleicht kann man statt 0805 auch 0603 nehmen. Bedeutung der gelben Quadrate von außen nach innen für das QFP: Abmessung bis Pins; Abmessung bis package; GND Pad. Beschreibung: . Von unten links heran geführt: 3V3 . Top layer innen: VCCA (orange) . Top layer außen: VCC_ONE(LDO) und VCC_IO zusammen (Im Bild nicht verbunden) ...ein Clock fehlt noch...
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m04SC_3.png
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m50SC_3.png
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config pins: CONFIG_SEL -> GND CONF_DONE -> 10K pull-up (QFP top, dunkel-gelb) nCONFIG -> VCC_ONE_IO nSTATUS -> 10K pull-up (QFP top, dunkel-gelb) TCK -> 1K pull-down (QFP left, hell-gelb) JTAGEN -> 1K pull-down (QFP left, hell-gelb) Die JTAG pins werden als JTAG oder als I/O genutzt. (Abhängig von der Beschaltung JTAGEN sowie von Bitstream-Optionen) Es eignen sich Resistor arrays mit 2 Widerständen: 1x 1K(2x) 0606 1x 10K(2x) 0606 Andere config pins dürfen floating sein. Die Anforderungen des QFP pinout sind reduziert (siehe Anhang). MEMS_CLK und CLK_EN: CLK0p/n oder CLK1p/n (QFP left) Im Datenblatt wird auf eine relativ hohe Kopplung der pins im E144-package hingewiesen. Datenleitungen sollten nicht direkt neben einem CLK pin mit "hoher" Frequenz angeschlossen werden. Am package des M04SC befindet sich auf der linken Seite zwischen den JTAG pins (orange) ein I/O pin (grün). Wird dieser pin nicht zum pin-header des pcb herausgeführt, so ist die Pinbelegung des pcb für beide package-Linien (04-25 und 40-50) auch hinsichtlich JTAG identisch. Dh, gleiche JTAG- und Base-boards für beide Varianten.
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layout_idee2.png
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Bei LayoutIdee1 war das PCB zu klein. Es geht, aber die aus den kleinen
Abmessungen folgenden, relativ hohen Anforderungen an die Layouts von
Ansteckmodulen/Baseboards gehen an der Motivation des Breakout-Boards
vorbei.
Daher: LayoutIdee2:
. 47mm x 47mm
. passt in Gehäuse mit Außenabmessungen 50mm x 50mm
. MEMS CLK mit CLK_enable
. 120 (4x30) pins single row 1.27
. davon I/O: 97
. einfacher breakout auf 2.54mm_double row
. mittels Adapter oder
. mittels ribbon cable + Klemmstecker
. ausgerichtet am Steckbrett-kompatiblen 2.54mm-Raster
. auf Steckbrett nutzbar (jeder 2. Pin)
. optionale Bestückung double row
. "innere Reihen" als zusätzliche GND pins
. "innere Reihen" auf top-layer ohne Restring
Edit:
Noch einmal eine Überschlagsrechnung für den 10M04SC:
. 10M04SC, digikey 8,22 EUR (Abnahme 25 Stück)
ODER
. 10M04SC, digikey 10,29 EUR (Abnahme 01 Stück)
. PCB, dirtypcb 0,65 USD (10mal 10x10 für 25USD -> 25/(10*4))
. MEMS CLK, digikey 1,00 EUR
. Caps (keine volle Bestückung für 04SC)
. 1,xx EUR
. Pin header, ebay/ali 0,35 EUR
Also gute 10, maximal 15 EUR für ein FPGA-breakout
. Config-Flash, User-Flash,
. 97 I/O für Speicher/ADC/TFT/Module(Ethernet/Wireless/USB),
. in welches ein einfacher Softcore hinein passt,
. dass bei Bedarf pin-kompatibel bis 50K LUT hochskaliert,
. PDN, dass bei Bedarf auf 4 Lagen erweitert werden kann
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Lars R. schrieb: > Ok. Für ein 2-Lagen-Design ist das GND-Pad in der Mitte ungünstig. > Dann > erübrigt sich eigentlich auch meine Frage vom obigen Post. Es muss > ohnehin alles relativ nah zusammen geführt werden. > > Ich denke, das Layout sollte ich erstellen. Dazu würde ich gern Kicad > verwenden, damit das Design möglichst vielen potentiellen Nutzern zur > Verfügung steht. Das wäre mein erstes Kicad-Projekt. > > Wer würde mir ein Kicad-Projekt mit folgendem vorbereiten? > > . Footprints anlegen (GND in der Mitte nicht vergessen) > . Möglichst Pin-Namen anlegen, die ich im PCB-Editor sehen kann, um > alles im PCB-Editor zusammen zu klicken. > . GND-Pins auf GND > . alle PowerPins auf V33 > . Footprint für M04SC und M10SC > > Das Layout würde ich dann hier für Verbesserungsvorschläge zur > Diskussion stellen. Na das sind ja Wuensche. Mein Rat: Mach ein offizielles-Projekt auf (github, oder sonstwo) und fang mit dem Schaltplan an. Nicht viel labern/laut denken. Kicad ist wegen seiner Einfachheit leichter zu erlernen als Eagle oder Altium. Unter welcher Lizenz das laufen soll, kannst du dir ja noch ueberlegen, ich wuerde Creative Commons nehmen. Obige Arbeit kannst du sonst leicht selber machen. Warum sollte dir jemand bedingungslos den Weg ebnen? Ich beteilige mich prinzipiell an solchen Projekten nur, wenns eine klare Roadmap gibt und jeder beteiligte Entwickler auch vom Ergebnis gleichermassen profitieren kann. D.h. entweder alles gleich opensource oder Beteiligung auch an eventuellem Verkauf der Plattform. Fuer mich waere das Projekt interessant um den MAX10 als Softcore SoC zu nutzen, alternativ zu Spartan3 Hacks mit handgestricktem ADC. Wenn du eine fertige Loesung praesentierst, die die meisten Features des Chips robust nutzbar macht plus JTAG debugging ermoeglicht, waere ich geneigt, mich damit zu beschaeftigen.
@Fitzebutze: Es soll opensource sein. Sorry, dass ich dies nicht deutlich ausgedrückt hatte. Ggf. kann man für die BOM in der Gruppe günstigere Einkaufspreise erzielen. Zu Deinen weiteren Argumenten habe ich dort Beitrag "[S] Zuarbeit Kicad FPGA Board" (10.08.2016 11:32) bereits etwas geschrieben. Antwort gern hier. Meiner Ansicht nach steckt bereits Aufwand und Knowhow in der Auswahl und Anordnung der Caps und pin header sowie der (bisher nur) angedeuteten Leitungsführung der Power-Traces. Zum ADC habe ich weiter oben Kalkulationen angestellt: Mit ADC ist der FPGA teurer als der FPGA ohne ADC + separater ADC nach Wunsch. Für ein 2-Lagen-Design ist mir nicht klar, wie der ADC nutzbar verwendet werden kann. Bereits ohne ADC ist es mit dem PDN knapp. Mit 4 Lagen geht es wahrscheinlich, aber das Design hat dann kaum noch Ähnlichkeit mit dem 2Lagen-Design ohne ADC. Prinzipiell bin ich jedoch für jedes Argument offen. Github habe ich noch nicht angelegt, weil ich dafür noch gar keinen Bedarf gesehen habe. > Wenn du eine fertige Loesung praesentierst, die die meisten Features des > Chips robust nutzbar macht plus JTAG debugging ermoeglicht, waere ich > geneigt, mich damit zu beschaeftigen. ?
Da es Interesse gibt, habe ich das Bisherige strukturiert zusammen gefasst: https://www.mikrocontroller.net/articles/Altera_Max10_Breakout_Board
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Lars R. schrieb: > Hier ist ein Beispiel: > http://www2.hdl.co.jp/en/index.php/plcc68-series/ap68-08-m.html Diesen Formfaktor finde ich gut! Oder so wie bei den üblichen Modulen mit Briefmarkenartig gezackten Anschlüssen. Also wahlweise THT oder SMT oder mit Sockelleisten. Wobei der PLCC vielleicht zu wenig PCB-Fläche bietet, wie Du schon sagst: Lars R. schrieb: > Bei LayoutIdee1 war das PCB zu klein. Es geht, aber die aus den kleinen > Abmessungen folgenden, relativ hohen Anforderungen an die Layouts von > Ansteckmodulen/Baseboards gehen an der Motivation des Breakout-Boards > vorbei. Nur bei SMT hat man die Rückseite des Baseboards für Leiterbahnen frei! Ich habe nichts gegen etwas größer, aber Deine layout_idee2.png sieht mir nach THT aus, dann ist man beim Layout von Baseboards schon wieder sehr eingeschränkt. Oder wie war Deine layout_idee2.png gemeint? LG Torsten
Torsten C. schrieb: > Lars R. schrieb: >> Hier ist ein Beispiel: >> http://www2.hdl.co.jp/en/index.php/plcc68-series/ap68-08-m.html > > Diesen Formfaktor finde ich gut! Prinzipiell finde ich das auch gut. Der Nachteil ist, dass nur sehr wenige GND-Pins zur Verfügung stehen. Das ist auch nicht mehr einfach behebbar und nur auf Kosten von I/Os behebbar. > Oder so wie bei den üblichen Modulen mit Briefmarkenartig gezackten > Anschlüssen. Bei dem von mir vorgeschlagenen Design kannst Du ebenfalls die border vom pcb mitten durch die pin header ziehen. Ein garantiert positives Ergebnis ist vielleicht mit Aufpreis verbunden, aber Probieren kostet nur wenig. Hierzu gibt es weitere Aspekte: . Mein pcb-Vorschlag ist auf der bottom-Seite mit Caps bestückt. Das Breakout-PCB kann demnach nicht genauso aufgelötet werden, wie ein ESP12. . Falls Du jeodch Dein Baseboard dort ausfräst, wo auf dem Breakout die Caps sitzen, so kannst Du das breakout sogar direkt auf Dein Baseboard löten. . Bei der Federlösung finde ich im Moment gar kein Gegenargument, weil, soweit ich es verstehe, weder die Pin-Belegung noch die Position der Pins verändert werden muss. Wer Federn mag, nimmt Federn. Und wer keine Federn mag, nimmt keine. > Also wahlweise THT oder SMT oder mit Sockelleisten. THT ermöglicht es, bestimmte Entscheidungen relativ spät erst bei der Bestückung zu treffen. Für Dein Baseboard ist es ohnehin Deine Sache, ob Du auf dem Baseboard als Gegenstück THT pin header oder SMT pin header verwendest (oder eben Federn mit halb abgeschnittenen THT footprints.) > Nur bei SMT hat man die Rückseite des Baseboards für Leiterbahnen frei! Deine Aussage verstehe ich, nur die Relevanz nicht. Falls ich Dich richtig verstehe, ist es egal. Die Idee hinter dem Breakout-Board ist, dass sich jeder einfach ein Baseboard so machen kann, wie er möchte. Es gibt keine x Spannungen, die bereit gestellt werden müssen; Keine komplizierten Stecker mit 0.4mm pitch, aber dennoch reichlich I/O und GND pins (und die Auswahl zwischen 6 Logic densities). Bzgl. des Baseboard sehe ich keinen Grund, etwas zu definieren. Es wird sich schon ergeben, welche eventuell zukünftig verfügbaren Aufsteckmodule gleichzeitig verwendbar sind. Soweit sind wir noch gar nicht. > Ich habe nichts gegen etwas größer, aber Deine layout_idee2.png sieht > mir nach THT aus, dann ist man beim Layout von Baseboards schon wieder > sehr eingeschränkt. Vielleicht habe ich Dich doch nicht richtig verstanden oder es liegt ein Missverständnis vor. Falls Du die Steckverbindung nicht magst, so kannst Du auch auf Deinem Baseboard SMT pin header setzten und das breakout board mit den THT footprints drauf stecken und festlöten. Oder Du hast 2x THT (breakout und baseboard) und lötest. Viele Möglichkeiten. > Oder wie war Deine layout_idee2.png gemeint? . Dargestellt ist 1.27mm double row an allen 4 Seiten. . Die jeweils äußere Reihe wird ähnlich genutzt, wie bei dem Japan-Board. Einige GND werden dabei sein. . Die jeweils inneren Reihen werden im wesentlichen nur mit GND belegt. -> Wer viele GND benötigt, muss double row bestücken -> Wer mit wenig GND auskommt, bestückt single row ...oder Kombination davon... *Außerdem*: Falls man mit THT auf dem breakout gar nicht glücklich ist (zB für Maschinenbestückung), dann modifiziert man eben das Design und setzt SMT. Ein Kicad-Design kann jeder öffnen und verändern. Viele Grüße Lars PS: Meine Anmerkung zu den Restringen in einem Beitrag weiter oben sind wahrscheinlich für ein 2-Lagen-PCB nicht erforderlich. Das wird sich ergeben, wenn ich das layoute; dazu gibt es noch einen weiteren Aspekt...
Werden die VCCIO Pins auch rausgeführt? Weil für LVDS braucht es meines Wissens eine 2.5V Versorgung. Wäre schade, wenn man LVDS nicht nutzen könnte.
Rudi schrieb: > Werden die VCCIO Pins auch rausgeführt? Im Moment nicht. Auf 2 Lagen ist es IMHO nicht möglich; auf 4 Lagen schon. Die nächsten Fragen sind ist: . 1x VCCIO oder 4x VCCIO. . für 1x VCCIO einen LDO das FPGA-Board (wahlweise 3V3/2V5 bestückt) . für VCC_ONE und VCCA auch LDOs auf das Board . switching DC/DC Schwierig, eine Grenze zu ziehen. Mit der Hand schnell und einfach bestückbar soll es auch sein... > Weil für LVDS braucht es meines > Wissens eine 2.5V Versorgung. ja, zu dem Schluss komme ich auch. Danke für den Hinweis. > Wäre schade, wenn man LVDS nicht nutzen > könnte. Man könnte günstige LVDS-ICs nutzen. Für das direkte Treiben aktueller LVDS-Interfaces (HDMI) ist das Board ohnehin zu langsam. Alternativ legt man einfach mal 3V an und schaut, was passiert. Aber ich stimme Dir zu. Guter Hinweis. Schwierig...
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Also wenn schon würde ich das board konfigurierbar machen, also 3 Spannungen per LDO anbieten und per Jumnper stecken. Dann hat die Lösung wenigstens einen Vorteil gegenüber den gewerblichen.
Danke für den Hinweis. Ich werde das Board zunächst auf 2 Lagen realisieren, weil: . ich das bereits vorbereitet habe. . ein 4Lagen-PCB beim 10M04 ein wesentlicher Kostenfaktor ist. Bei einem 2-Lagen-Layout und auch aufgrund der anderen Kritieren sehe ich keinen Platz für eine weitere Spannung. Falls LVDS mit 3.0V wirklich nicht läuft, ist das schade, aber nicht zu ändern. Falls es 200MHz an den IO schafft, habe ich dennoch genug Anwendungsfälle.
...habe Symbole und Footprints erstellt. Ebenso das Layout... https://hackaday.io/project/13245-altera-max10-breakout-board
Hast du auch ein Schema dazu? Ich finde es sollte zumindest noch ein JTAG-Header sowie ein Oszillator drauf, denn diese zwei Elemente braucht es praktisch in jedem Fall.
Rudi schrieb: > Hast du auch ein Schema dazu? Kommst Du damit zu recht? Das ist das ganze kicad-Projekt. https://hackaday.io/project/13245-altera-max10-breakout-board#menu-files > Ich finde es sollte zumindest noch ein JTAG-Header sowie ein Oszillator > drauf, denn diese zwei Elemente braucht es praktisch in jedem Fall. Osc ist drauf. JTAGEN, TCK, TDI, TDO, TMS sind auf den linken Pin header geführt. Ebenso in unmittelbarer Nähe GND-IO und 3V3-IO (Nur "IO1" und "IO2" liegen dazwischen). Die pins TCK, TDI, TDO, TMS können in Abhängigkeit von der Beschaltung von JTAGEN optional auch als IOs verwendet werden. Falls dies in den Bitstream-Options jedoch nicht eingestellt wird, so bleiben diese Pins JTAG pins. JTAGEN wird hingegen nach dem Powerup in jedem Fall ein IO. Edit: Die Belegung der Pin header schaut man sich am besten im pcb-Editor an. Im Schematic gibt es dafür keine Darstellung. Traces und Pads (pin header) werden im pcb-Editor mit net name angezeigt.
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Rudi schrieb: > Ich finde es sollte zumindest noch ein JTAG-Header Habe separate Pinheader für JTAG und power hinzugefügt, jedoch ebenfalls mit 1.27mm pitch. Deshalb wird ein Adapter-PCB "2.54_double-row -> 1.27mm_single-row" benötigt. Ein 2.54_double-row header ist einfach zu groß.
Sehr gut! Ich habe meinem Blaster ein 1.27mm Kabel mit Stecker parallel zum originalen angelötet. Ist eine einfache und billige Lösung und man kann keinen Adapter verlieren;)
Rudi schrieb: > Ich habe meinem Blaster ein 1.27mm Kabel mit Stecker parallel zum > originalen angelötet. Ist eine einfache und billige Lösung und man kann > keinen Adapter verlieren;) Sehr schlechte Idee: z.B. wird in den Docs zum Orginalblaster deutlich darauf hingewiesen, erst das Board vom Netz, dann den das USB-Kabel ziehen (geht aus der internen Verschaltung hervor). Bei den Klonen verhält sich's ähnlich, die Referenzspannung ist mit einem IO-Pin des uC verbunden. Wenn der nicht per USB-VCC gepseisst wird, dann kann's kritisch werden. Muss man vorher aber in den uC-Docs nachlesen. (bei den Onboard-USB-Blastern ist das egal. Dort sind USB und JTAG per MAX-CPLD getrennt. Und der ist sehr Power-Up-tolerant)
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