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EMBEDDED SYSTEM
DQS_Div_O = fpga_0_DDR2_SDRAM_DDR2_DQS_Div_O PORT MPMC_Clk0 = DDR2_SDRAM_mpmc_clk_s PORT MPMC_Clk90 = DDR2_SDRAM_mpmc_clk_90_s PORT MPMC_Rst = sys_periph_reset END BEGIN xps_mch_emc PARAMETER INSTANCE = FLASH PARAMETER HW_VER = 1.00.a PARAMETER C_MCH_PLB_CLK_PERIOD_PS = 16000 PARAMETER
ich will auf jeden Fall 32 Bit vom top.vhd Design in Ise ins Microblaze übertragen. gibt es vielleicht eine Alternative zu FSL?
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and (unsigned(DIV) = 6) ) then QUO <= conv_std_logic_vector ( 3840 ,16); elsif ( (unsigned(MUL) = 90) and (unsigned(DIV) = 12) ) then QUO <= conv_std_logic_vector ( 3840 ,16); -- usw. [/vhdl] Heraus kommt ein Quotient mit der Skalierung 256. Über die Primärtabellen in der Datenbank kann man
x"77", x"78", x"79", x"80", x"81", x"82", x"83", x"84", x"85", x"86", x"87", x"88", x"89", x"90", x"91", x"92", x"93", x"94", x"95", x"96", x"97", x"98", x"99" ); begin X_index <= to_integer(unsigned(Switch)); bla <= BCDRom(X_index); count <= bla(7 downto 4) when Generator = '1' else bla
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Signalteiler
Hallo , aus einem Drehgeber mit 2 Kanälen kommen um 90° verschobene Rechtecksignale mit 5 Volt. Leider habe ich nur Drehgeber mit 2500 I/U und die kann die Auswerteelektronik nicht verarbeiten . Im CNC Forum gibt es eine Schaltung in der mit einem XC 9572
genommen? File -> New -> Project. Und dann den Wizzard durchgemacht mit "Add Source" --> dreh_top.vhd
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TFT Display ansteuern
das Timing machen und den DS90C363 benutzen und wenn das läuft mich an das LVDS machen.
VHDL-Komponenten. CLK beträgt 50MHz. CLK_PLL wird mittels eines PLL erzeugt (50x7=350MHz) Testbild.vhd erzeugt das Bild.
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Xilinx unisim library und ghdl, DCM tut nicht
Nicht wirklicht. Ich bekomme es hier mit ghdl nicht simuliert: [pre] ghdl -i --work=unisim BUFG.vhd DCM.vhd DCM_SP.vhd IBUFG.vhd unisim_VCOMP.vhd unisim_VPKG.vhd ghdl -i berndl_dcm.vhd dcm_test_tb.vhd rene_dcm.vhd xil_wiz_dcm.vhd ghdl -m -g -Punisim --ieee=synopsys dcm_test_tb ..\ieee\timing_b.vhd
hmmm, bei ISE 10 waren die Libs ja noch folgendermassen: -> unisims unisim_SECUREIP.vhd unisim_SMODEL.vhd unisim_VCOMP.vhd unisim_virtex5_SMODEL.vhd unisim_VITAL.vhd unisim_VPKG.vhd bei ISE 11 wars dann: unisim_VCOMP.vhd unisim_VPKG.vhd primitive/* (
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Suche Bauteil: ST VHD 90
hier ein Bauteil im TO-220 Gehäuse Leider find ich da nichts weiters zu. Der Aufdruck lautet "ST VHD90" Kann mir jemand helfen?? Gruß
Google ist dein Freund! Die Suche nach STVHD90 bringt alles, was du willst...
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CORDIC in VHDL
numeric verwende, kompiliert er bei mir nicht mehr... [code] # ** Error: /home/heyerben/cordic-beh-2.vhd(117): No feasible entries for infix operator "-". # ** Error: /home/heyerben/cordic-beh-2.vhd(117): Bad expression in left operand of infix expression. # ** Error: /home/heyerben/cordic-beh-2.vhd(
-2.vhd(134): No feasible entries for infix operator "-". # ** Error: /home/heyerben/cordic-beh-2.vhd(134): Bad expression in left operand of infix expression. # ** Error: /home/heyerben/cordic-beh-2.vhd(
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DCM in ModelSim Simulieren
CLK0=>CLK0_BUF, CLK2X=>open, CLK2X180=>open, CLK90=>open, CLK180=>open, CLK270=>open, LOCKED=>LOCKED_OUT, PSDONE=>open, STATUS=>open); end BEHAVIORAL;
Version : 9.2.04i -- \ \ Application : xaw2vhdl -- / / Filename : DCM.vhd -- /___/ /\ Timestamp : 06/03/2008 11:27:26 -- \ \ / \ -- \___\/\___\ -- --Command: xaw2vhdl-intstyle D:/VHDLTutorial/test03/DCM.xaw -st DCM.vhd --Design Name: DCM --Device: xc3s250e
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Selbstlaufende Clock im FPGA
jedenfalls so! Freq_Out == (4 * Freq_In) / 4 Phas_Out == Phas_In + 180 == Phas_In + 270 - 90 == Phas_In (4*Freq_in @ 270) - (X + Delay) mit (X + Delay) = 90. 90 ist die zu ertielende skew, X die dafür nötige Verzögerung. Ich meine das so: Phase Takt_In Skewed
) = 0.180 1.270 Out(t-270) Out(t-360) usw. 2.000 Out(t-180) Out(t-270) usw. 2.090 Out(t- 90) Out(t-180) 2.180 Out(t- 0) Out(t- 90) 2.270 1.270 3.000 2.000 Die PLL muss also effektiv genau einen Takt Verzögerung
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Komponente Warnung: node of sequential type is unconnected in block
blutiger Anfänger, also verzeiht mir bitte eventuelle dumme Fragen und Fehler. Ich habe mir in einer .vhd-Datei folgenden Addierer gebastelt: [vhdl] entity a1 is Port ( clk: IN std_logic; a1_a : in STD_LOGIC_VECTOR (39 downto 0); a1_b : in STD_LOGIC_VECTOR (39 downto 0); a1_sum : out
der Synthese sehr viele Warnungen: node ... of sequential type is unconnected in block. Mehr als 90 Warnungen sind einfach nicht gut, oder? Allerdings funktioniert alles, mit einer Testbench getestet. Was habe ich da "unschönes gemacht"? Hintergrund: Ich muss eine komplexe Berechnung in HW realisieren
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CPLD VHDL Experimentiersystem
Baustein der Firma Xilinx (XC 9572XL PC44) durchzuführen, der preisgünstig im PLCC Gehäuse (ca. 2.90 EUR) und unkompliziert zB. bei Reichelt bestellt werden kann. Im Archiv sind enthalten: Eine einfache und kleine Platine als EAGLE Board Datei und Schaltplandatei, welche anschlusskompatibel1 zum
Drehencoder, die 7 Segmentanzeigen und den PS2 Anschluss des Experimentierboards verwenden. (prakt.vhd, prakt.ucf für die Pindefinition und prakt.jed bzw.ps2.vhd zum Download ) . Zwei einführende Artikel, welche einige grundlegende VHDL Prinzipien verdeutlichen sollen und sich auf den Starterkit von
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Sinustabelle in fpga initialisieren
ahh, edit: Die LUT speichert nur 90Grad ab, also ist die Aufloesung in etwa 0,35Grad/4 also damit <0,1Grad...
Arbeitet der Cordic-Core eigentlich auch nur über 90 Grad und spiegelt?
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Vector-Integer
kommt beim compilieren die Fehlermeldung: Error (10621): VHDL Use Clause error at LCD_Transmitter.vhd(90): more than one Use Clause imports a declaration of simple name "unsigned" -- none of the declarations are directly visible Was habe ich darunter zu verstehen. Vielleicht kann mir jemand helfen
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Prozessor Eigenbau: Instruktionssatz Gesperrt
dahin, wass im RAM an der Operandenadresse steht. 0x38 JMPI Springe 0x50 IN lade von Adressen 0x90 OUT ...schreiben 0x41 ADD 0x42 OR 0x43 SBC 0x44 XOR 0x45 ADC 0x46 AND 0x47 SETF Setze carry und zero Flag aus RAM mit Operand als RAM Adresse 0x49 ADDI addiere operand 0x4A ORI 0x4B SBCI subtrahiere
Anhang die Übungsblätter aus der Übung an der Uni. In der zip-Datei befindet sich auch eine "periferie.vhd", die zur Simulation des Speichers benutzt werden kann (und für die ersten Programmierversuche vor es die serielle Schnittstellenanbindung gab benutzt wurde)
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Xilinx DCM Modul einbinden
von Xilinx, aber die von dir beschriebenen files werden nicht erzeugt. Kannst du ein fertiges dcm.vhd file posten?
RST_IN => gnd, CLK0_OUT => clock, CLK270_OUT => clk270, CLK90_OUT => clk90, CLKFX_OUT => clk_FX, CLKIN_IBUFG_OUT => unused1, LOCKED_OUT => unused2); end Behavioral; [/c]
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AX8 mcu in einen Spartan 3E
labels von ram_1024_x_18 kopieren? Kann man das nicht irgendwie automatisiert machen das die control.vhd generiert wird? Danke!
txd_logic <= txd_val; -- Logic-level copy of the RS-232 signal. end; [/vhdl] Wieso wird A90Smisc benutzt? Und nicht AX8? Ist das Richtig? Wäre sehr dankbar für ein Beispiel wo ich auf die Ports D und B.
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VHDL/DCM für Spartan-3E
open", -- 2X DCM CLK output --CLK2X180 => "open", -- 2X, 180 degree DCM CLK out --CLK90 => "open", -- 90 degree DCM CLK output CLKDV => CLKDV, -- Divided DCM CLK out (CLKDV_DIVIDE) --CLKFX => "open", -- DCM CLK synthesis out (M/D) --CLKFX180 => "open", -- 180
Version : 9.2.04i -- \ \ Application : xaw2vhdl -- / / Filename : DCM.vhd -- /___/ /\ Timestamp : 06/04/2008 08:55:03 -- \ \ / \ -- \___\/\___\ -- --Command: xaw2vhdl-intstyle D:/VHDLTutorial/LEDMITDOFILE-5/DCM.xaw -st DCM.vhd --Design Name: DCM --Device
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PCIe Virtex 5 ML505 Xilinx Beispiel gesucht
_6 # ** Error: ../endpoint_blk_plus_v1_6.vhd(7282): (vcom-1136) Unknown identifier "sim_mode". # ** Error: ../endpoint_blk_plus_v1_6.vhd(7706): (vcom-1136) Unknown identifier "sim_mode". # ** Error: ../endpoint_blk_plus_v1_6.vhd(8130): (vcom
ich habe eine Kode schon bei xilinx gefunden,die folgende komponnenten hat: PIO.v PIO_64_RX_ENGINE.vhd PIO_64_TX_ENGINE.vhd PIO_EP.vdh PIO_EP_MEM_ACCESS.vhd PIO_TO_CTRL.vhd pci_exp_4_lane_64_ep.vhd pci_exp_64_b_app.vhd xilinx_pci_exp_blk_plus_4_lane_ep_xc5vlx50t-ff1136-1.ucf xilinx_pci_exp_ep.vhd
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Was hört ihr für Musik ?
https://www.youtube.com/watch?v=hJdgT6Cp90M
=RDTlUk2EFFHMg&start_radio=1 “House of the Rising Sun” https://www.youtube.com/watch?v=rFGgXZ6q90A&list=RDrFGgXZ6q90A&start_radio=1
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[S] Leute die einen Logic Analyzer (MiniLA) bauen wollen
Die CPLDs bei Schukat kann ich besorgen. XC95288XL6TQG144 288Macro 168I/O 6ns TQFP144 ab 5 23.90 Bestand: 4 :-) Wann wäre denn mit PCBs zu rechnen?
nicht weiß was für Dateien notwendig sind. Nein ich denke, wenn du die Änderungen in VHDL für epp.vhd und minila.vhd übernimmst, sollte es auch PC-seitig keine Probleme geben. Wenn du Probleme mit der Anpassung hast kannst du dich gerne melden. Hias
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Problem mit DCM Management in Spartan 3
Web ISE 8.1 hab 1. Xilinx Wizzard => DCM Wizzard => single DCM gewählt Dadurch wurde eine VHD Datei mit Xilinx spezifischen Befehlen erzeugt. Ergebnis in der Anlage als VHD Datei. 2. Die componente hab ich in meiner TOP Entity instanziert und mit Signalen verbunden. 3. Der ursprüngliche
Hallo zusammen, und hier die DCM als vhd Datei als Anlage
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cpld zähler optimieren
Synthesizing Unit <counter>. Related source file is "/home/urban/elektro/cpld_count/count.vhd". Found 10-bit down counter for signal <count_q>. Summary: inferred 1 Counter(s). Unit <counter> synthesized. WARNING:Xst:2734 - Property "use_dsp48" is not applicable for this technology
Used/Tot Used Used/Tot Used/Tot FB1 0/18 0/36 0 0/90 0/17 FB2 11/18 10/36 10 13/90 1/17 ----- ----- ----- ----- 11/36 10/72
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Xilinx ISE: Instantiating black box module
folgende Fehlermeldung gestoßen: WARNING:Xst:2211 - "C:/Modeltech_6.2c/projects/hdl/bmp2vga_top.vhd" line 494: Instantiating black box module <CLKDLL>. WARNING:Xst:2211 - "C:/Modeltech_6.2c/projects/hdl/bmp2vga_top.vhd" line 507: Instantiating black box module <BUFG>. WARNING:Xst:2211 - "C:/Modeltech_6.2c/projects/hdl/bmp2vga_top.vhd" line 510: Instantiating black box module <BUFG>. WARNING:Xst:2211 - "C:/Modeltech_6.2c/projects/hdl/bmp2vga_top.vhd" line 513: Instantiating black box module <OBUF>. Alle Instanzierungen dienen
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Xilinx ISE: Synthese hängt bei T51-Core
? [c] type rom_type is array(8191 downto 0) of std_logic_vector(7 downto 0); -- aus ROM52_BASIC.vhd type rom_type is array (0 to 8191) of std_logic_vector (7 downto 0); -- aus ROM52_BASICX.vhd [/c] Hat mich auch mindestens einen Tag gekostet, das rauszufinden :( Rick
zusätzliche Ports und auf 8k- Programmspeicher habe ich schon gemacht. Damit entpricht der Core dem AT90S8535. Um einen ATMega8 draus zu machen, müssten einige Module erweitert werden (neuer Counter, I2C, Hardware-MUL, etc.). Sollte aber insgesammt nicht unlösbar sein. Rick
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Problem mit Projekten von Xilinx
>] [-err >><errfile>] [-deleteonerror] >> >> "/xapp224/test/testbe.vhd" found. >> >>WARNING: could not create L:/xapp224/test/testbe.vhd. Defaulting to >>boilerplate. >> >>Process "Create VHDL Test Bench" completed successfully >> >>Started : "Launching ISE Text Editor to edit testbe.vhd". Es steht zwar da Testbench erstellt, allerdings sind in der erstellten Testbench alle Ein- und Ausgänge und dergleichen nur mit Platzhaltern bestückt. Daher wollte ich Fragen ob jemand die gleichen
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Problem mit Projekterstellung
>] [-err >><errfile>] [-deleteonerror] >> >> "/xapp250/test/testbe.vhd" found. >> >>WARNING: could not create L:/xapp250/test/testbe.vhd. Defaulting to >>boilerplate. >> >>Process "Create VHDL Test Bench" completed successfully >> >>Started : "Launching ISE Text Editor to edit testbe.vhd". Aber die Testbench ist wie oben schon beschrieben nur mit Platzhaltern gefüllt, wäre also froh für noch einen Hinweis was in meinen Programm nicht stimmen könnte. Danke unwissender_Neuling
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Altera + VHDL
counter) + 1); macht folgende Fehlermeldung: Error (10409): VHDL Type Conversion error at VHDL_File_02.vhd(25): converted type of object near text or symbol "std_logic_vector" must match UNSIGNED type of target object @Axel: ich habe den RESET und ENABLE rausgenommen -> Kein Ergebniss. Ich teste den
, wenn Du auf der positiven und der negativen Flanke sampelst oder gleich mehrere Takte nutzt, die 90/180/270 verschoben sind. Dann hätte ich da noch 2 Spezialtricks, die ich noch nicht in der Literatur gefunden habe, die aber glänzend funktionieren. Leder personal IP :D Wäre aber interesannt zu
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embedded Data Display/LA
macht ja einer ne Xilinx oder eine herstellerunabhänige Version. Die interessante Datei heißt scope.vhd. crt.vhd erzeugt die Monitorsignale. Das Scope läßt sich mit Trigger und Layout anpassen. Mit shot=Lowimpuls wird der Trigger scharf geschaltet. Mit run=Low werden die Eingangsdaten ständig übernommen
SPI-Interface für alle Teile, div. kleinkram) bei knapp 60 % Chip-Ausnutzung. Das ganze System kann mit bis zu 90 MHz getaktet werden. Rein theoretisch kann ich 100 Biquads durchrechnen (bei 48kHz). Die Steuerung des Systems übernimmt ein MSP430 (der per SPI an den FPGA angekorkt wird). Mir fehlt jetzt nur noch
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eigenartige Post-Fit Simulation
hier das VHDL Test Bench was ich benutze... Der Fehler tritt nicht auf, wenn ich in der CONTROLLER.vhd beim Reset die Signale RAM_RD und RAM_WR mit 0 anstatt mit 1 zurücksetze. Eventuell ist dies ja eine Eigenheit der Hardware von der ich nichts weiß. Leider habe ich auch keinen Anhaltspunkt wonach
kannich mir schwer vorstellen, der Timing Report zeigt mir zumindest eine maximale Clockfrequenz von 90MHz. Auch sonnst wird keien Warnung ausgegeben, aber ich bin noch nciht so geübt was das durchschauen des Reports angeht, daher hänge ich dir die gezipten HTML-Seiten mal an, vieleicht siehst du da was
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compiler fehler
hallo ich bin gerade dabei eine vhd datei mit modelsim zu testen. jedoch weiß ich nicht was dieser error bedeutet und komm nicht weiter. ** Error: I:/iounit.vhd(91): 'Others' is in unconstrained array aggregate ** Error: I:/iounit.vhd(99): VHDL Compiler exiting zeile 90-92: elsif clock10_s'event and clock10_s = '1' then if counter_s = "111" and iobus_io /= (others => '1') then speicher_s <= iobus_io; zeile 97-99: end process; end rtl;
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Wie aussagekräftig ist die Timinganalyse
die Trickkiste gegriffen. (Vierfachabtastung eines seriellen Datenstroms mit 2 Clock-Signalen [0°, 90°] aus einer PLL.) Die Timinganalysewerte habe ich dann durch gezieltes setzen von Timinganforderungen verbessern können. Woher soll der Fitter wissen, wie schnell externe Signale sind? MfG
Hallo Hagen, hab mal kürz über vga.vhd geschaut, mir ist folgendes aufgefallen: Du fragst den Wert von 4 Variablen ab, bevor Du den Variablen einen Wert zuweist. Damit verhalten sie sich wie Signale, also es werden Register produziert
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Logic Analyzer bauen
einen 3S50 rein: Preise: XC3S50-4TQ144C 12,30 USD XC3S50-4VQ100C 10,10 USD XC3S50-4PQ208C 13,90 USD XC3S200-4TQ144C 15,10 USD wenn man direkt bei Xilinx bestellt. Wenn ich ein FPGA Baord bauen müßte, würde ich aber zu einem Cyclone greifen. Wie Harry erwähnt hat, brauchen die FPGA mehrere
Ausgangsfrequenz von 160 MHz. Bei einen Quarz von 20 MHz kann man 50MHz, 60MHz usw. erzeugen. Kostet etwa 0,90 EUR und gibt es bei Memec Insight. Einfach mal anschauen.