Pinbelegung Notenerzeugung mit FPGA (Altera DE2-115) mit VHDL Code

[Marcel S. (fpga_user)]

Servus liebe FPGA-Freunde...

Ich habe einen VHDL-Code gefunden, mit dem sich Töne über ein FPGA Board 
erzeugen lassen.

Den Code habe ich auch eingegeben. Beim Kompilieren treten keine Fehler 
auf, aber beim Überspielen auf das Board kommt bei 82% ein Fehler.

Ich bin mir auch nicht sicher, wie ich die Pinbelegung vornehmen soll.
Kennt sich da jemand aus und kann mir weiterhelfen?

Hier mal der VHDL-Code, ich hoffe den habe ich richtig aus der 
Präsentation (liegt als Anhang bei) übernommen:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity PlayNote is
Port ( clk : in STD_LOGIC;
note : in integer;
audio : out STD_LOGIC
);
end PlayNote ; 

architecture Behavioral of PlayNote is
signal c: integer range 0 to 24999999 := 0; -- 0,25s bei 100MHz f_osc
signal x : std_logic := '0';
type note_type is array(0 to 12)of integer;
signal notes: note_type;

begin
-- 12 half tones starting from C0
notes <= ( 382219, 360773, 340529, 321409, 303370, 286344,
270277, 255102, 240789, 227272, 214518, 202478, 191113 );

process begin
wait until rising_edge(clk ); --warten bis zum nächsten Takt
if (c<notes(note)/2) then -- 100 MHz-Zähler bis zum Max.-wert für Note laufen lassen
c<= c+1; -- wenn kleiner :weiterzählen
else --  wenn Zählerende erreicht:
c<= 0; -- Zähler zurücksetzen
x <= not x ; -- und Signal x togglen -> Rechtecksignal
end if;
end process;
audio <=x; -- Signal x ausgeben 
end Behavioral;

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity GenerateNotes is
Port (clk : in STD_LOGIC; -- Eingabe: 100 MHz-Takt
note : out integer -- Ausgabe:aktuellzuspielendeNote
);
end GenerateNotes;

architecture Behavioral of GenerateNotes is

type melody_type is array(0 to 15) of integer;
signal melody:melody_type;
signal c : integer range 0 to 15 := 0; --Noten C, C#, D, D#, E, ...H
signal count : integer range 0 to 199999999 := 0; 

begin
-- C D E F G G A A A A G A A A A G
-- melody <= (0, 2, 4, 5, 7, 7, 9, 9, 9, 9, 7, 9, 9, 9, 9, 7);
melody <= (12, 10, 12, 7, 3, 7, 0, 0, 12, 10, 12, 7, 3, 7, 0, 0);

process begin
wait until rising_edge(clk ); -- warten bis zum nächsten Takt
if (count<25000000) then -- 250000000 = 1/4 Sekunde bei 100MHz
count <= count+1; -- wenn kleiner: weiterzählen
else -- wenn Zählerende erreicht:
count <= 0; --  Zähler zurücksetzen 
c<=c+ 1; -- und Notenindex für “melody” hochzählen
end if;
end process;
note <= melody(c); -- aktuellen Notenwert ausgeben
end Behavioral;

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity
sound_top is -- Schnittstelle nach “aussen”:externe FPGA-Anschlüsse
Port (clk : in STD_LOGIC; -- clk (100MHz)kommt rein
audioL : out STD_LOGIC; -- Stereo Audio kommt raus...
audioR: out STD_LOGIC);
end
sound_top;

architecture Behavioral of sound_top is
COMPONENT PlayNote
PORT(
clk : IN std_logic;
note : IN integer;
audio : OUT std_logic
);
END COMPONENT;
COMPONENT GenerateNotes
PORT(
clk : IN std_logic;
note : OUT integer
);
END COMPONENT;

signal note: integer;
-- “Leitung”, um generierte Note an Tongenerator weiterzuleiten
begin
SoundGen: PlayNote PORT MAP (
-- 1. Instanziierung des Tongenerators
clk => clk,
-- “clk” von “aussen”
note => note,
-- “note” vom “note-Signal
audio => audioL
-- “audio” nach “aussen” an linken Kanal
);
SoundGen2: PlayNote PORT MAP (
clk => clk,
note => note,
audio => audioR
-- “audio” nach “aussen” an rechten Kanal
);
GenNote: GenerateNotes PORT MAP (
clk => clk,
note => note
-- aktuelle Note mit signal “note” verbinden
);
end Behavioral;

Vielen Dank schonmal für eure Antworten ;)

[Valko Z. (hydravliska)]

Was für Fehler?
Was heisst "Überspielen"?
Was meinst du mit "Kompilieren" - Synthese?
Wie hast du die Pinbegelegung jetzt realisiert?

Gruss

[Marcel S. (fpga_user)]

Danke Valko Zapalko für deine Antwort.

> Was für Fehler?
> Was heisst "Überspielen"?
> Was meinst du mit "Kompilieren" - Synthese?

Ich arbeite mit "Quartus II" als Software. Damit kann man den Quellcode 
erst kompilieren und dann mit Hilfe des "Programmers" den von der 
Software erstellten Assembler-Code auf den Speicher des Boards 
übertragen.



> Wie hast du die Pinbegelegung jetzt realisiert?
Die Pinbelegung hatte ich bisher realisiert, indem ich für den output 
also für die Tonausgabe den Pin mit der Bezeichnung AUD_XCK genommen. 
Für die clock input hatte ich CLOCK_50 genommen und für die ersten paar 
inputs der noten (also note[0], note[1], note[2] und so weiter, die 
jeweiligen pins für die schalter am board. Das heißt, wenn ich einen von 
den 18 Schaltern am Board bediene, soll er die entsprechende note 
spielen.

Mir erschließt sich aber nicht, warum es dort note[0] bis note[31] als 
input gibt, ich habe ja schließlich nur 12 noten.

Vielen Dank schon mal.

[Valko Z. (hydravliska)]

Dein Code  sieht so aus als brauchst du 100MHz. Liefert CLOCK_50 die 100 
MHz?

Ich kenne mich mit Quartus nicht aus aber bist du sicher, dass du den 
"sound_top" implementiert hast? Der hat kein Eingang/Ausgang der "note" 
heisst...

[Marten W. (goldmomo)]

Nur mal so am Rande, AUD_XCK ist der Master-Clock Eingang vom WM8731 auf 
dem DE2-115 Board.

Wenn du da Sound rausbekommen willst, solltest du vielleicht mal das 
Datenblatt anschauen.

Dem WM8731 konfigurierst du über I2C Interface, für die Audioaten gibt’s 
ein Audiointerface (DACDAT,…).

Funktionieren tut die Soundausgabe schon (ich habe auf dem DE2-115 schon 
einiges gemacht, finde den Thread bloß nicht), du solltest aber dringend 
das Datenblatt studieren bevor du irgendwas anschließt, sonst wirst du 
keinen Erfolg haben.

[Weltbester FPGA-Pongo (Gast)]

Ho,ho - da hat einer aber noch einen weiten Weg zu gehen. Ich glaube, 
hier hängt es mindestens am PIN-file / UCF und gfs noch an der 
Ansteuerungsoption der Wandler. Ich würde da etwas einfacher anfangen 
und erst mal PWM machen.

http://embdev.net/topic/202140#new

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Marcel Schmidt schrieb:
> Das heißt, wenn ich einen von den 18 Schaltern am Board bediene, soll
> er die entsprechende note spielen.
Das gibt deine Top-Level Entity aber nicht her:

sound_top is -- Schnittstelle nach “aussen”:externe FPGA-Anschlüsse
Port (clk : in STD_LOGIC; -- clk (100MHz)kommt rein
      audioL : out STD_LOGIC; -- Stereo Audio kommt raus...
      audioR: out STD_LOGIC);
end

Wo sind denn da die erwähnten Taster?

Was macht denn die Simulation? Wie sieht deine Testbench aus? Warum 
klebt der ganze Quelltext am linken Rand? Das ist kaum lesbar... :-/

Was hast du denn bisher schon mit FPGAs gemacht? Wenigstens die 
blinkende LED (das "Hello World!" der Hardware) und ein Lauflicht? Mir 
scheint aber, du versuchst diese Melodieerzeugung ganz ohne jegliche 
Vorkenntnisse zu implementieren. Falls das so ist: es wird ein steiniger 
Weg...

Marcel Schmidt schrieb:
> Mir erschließt sich aber nicht, warum es dort note[0] bis note[31] als
> input gibt, ich habe ja schließlich nur 12 noten.
Wo gibt es da note[0] bis [31] als Input?
So wie ich es sehe gibt es einen Integer als Übergabewert. Dieser 
Integer wird zum Indizieren einer Tabelle mit Noten verwendet. Es würde 
aber ein "integer range 0 to 11" ausreichen...

[M. D. (wpmd)]

Marcel Schmidt schrieb:
> Ich arbeite mit "Quartus II" als Software. Damit kann man den Quellcode
> erst kompilieren und dann mit Hilfe des "Programmers" den von der
> Software erstellten Assembler-Code auf den Speicher des Boards
> übertragen.

Ich kenne mich mit dem Quartus II zwar nicht aus, aber meinst du 
wirklich Assembler? Entweder stehe ich grad total auf dem Schlauch, aber 
ich habe noch nie was von Assembler im zusammenhang mit VHDL gehört. 
Vielleicht kann mich hier ja jemand aufklären?!?

Du solltest bei deinem Top Level eigentlich nur einen Eingang (CLK) und 
zwei Ausgänge (audio L/R) haben die du auf deine physikalischen Pins 
legen musst.

[Fpgakuechle K. (Gast)]

M. D. schrieb:
> Ich kenne mich mit dem Quartus II zwar nicht aus, aber meinst du
> wirklich Assembler? Entweder stehe ich grad total auf dem Schlauch, aber
> ich habe noch nie was von Assembler im zusammenhang mit VHDL gehört.
> Vielleicht kann mich hier ja jemand aufklären?!?

Ja das ist so, in Quartus II heisst das Tool zum Erzeugen der Files für 
den programmer assembler, bei Xilinx wäre das bitgen.

Siehe Bild 18-1 in

http://www.altera.com/literature/hb/qts/qts_qii53022.pdf

MfG,

[Marcel S. (fpga_user)]

Wie kann ich meine clock von 50 MHz auf 100 MHz bringen?

Kann ich dann anstatt

entity
sound_top is 
Port (clk : in STD_LOGIC; 
...

einfach

entity
sound_top is 
Port (clk*2 : in STD_LOGIC;

schreiben?

[M. D. (wpmd)]

Fpga Kuechle schrieb:
> Ja das ist so, in Quartus II heisst das Tool zum Erzeugen der Files für
> den programmer assembler, bei Xilinx wäre das bitgen.
>
> Siehe Bild 18-1 in
>
> http://www.altera.com/literature/hb/qts/qts_qii53022.pdf
>
> MfG,

Ok, Danke für die Erläuterung!

[M. D. (wpmd)]

Marcel Schmidt schrieb:
> Port (clk*2 : in STD_LOGIC;

Das wär zu schön wenn sowas funktionieren würde.
Alternativ zum erzeugen einer 100MHz clock kannst du aber auch einfach 
alle deine Zählerwerte halbieren und mit der 50MHz clock arbeiten.

[Marcel S. (fpga_user)]

M. D. schrieb:

> Alternativ zum erzeugen einer 100MHz clock kannst du aber auch einfach
> alle deine Zählerwerte halbieren und mit der 50MHz clock arbeiten.

Was genau meinst du mit Zäherwerten?

Kannst du mir das anhand von meinem Quelltext, siehe oben erklären?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Marcel Schmidt schrieb:
> Was genau meinst du mit Zäherwerten?
Naja, mit "zäher" hat das nichts zu tun...

> Was genau meinst du
Sowas z.B.:
> if (count<25000000) then -- 250000000 = 1/4 Sekunde bei 100MHz
Oder das hier:
> notes <= ( 382219, 360773, 340529, 321409, 303370, 286344,
> 270277, 255102, 240789, 227272, 214518, 202478, 191113 );
Einfach gesagt: alles, womit eine Zeit oder eine Dauer abgezählt wird. 
Denn Zeiten werden in FPGAs über Zähler gemacht: ein Zähler, der bei 
50MHz auf 50Mio zählt, hat dafür genau 1 Sekunde gebraucht. Wenn Du 
440Hz haben willst, dann darfst du nur auf 1/440 von 50Mio zählen: 
113636 (und was wäre da wohl der Wert für 100MHz? Und: findest du diesen 
Wert irgendwo wieder?)

[Martin (Gast)]

Ich stelle fest es gibt keinen reset.
Und
wait until rising_edge(clk );

keine Ahnung  ob  die Synthese  das nicht mag, wie wäre
es mit dem guten alten


    process(clk, reset)
    begin
        if reset = '1' then
            counter  <= (others => '0');
        elsif clk'event and clk = '1' then
            counter <= counter+1;

        end if;
    end process;


http://stackoverflow.com/questions/9989913/vhdl-how-to-use-clk-and-reset-in-process

Der reset käme  dann von aussen, vom Taster.

[M. D. (wpmd)]

Martin schrieb:
> process(clk, reset)
>     begin
>         if reset = '1' then
>             counter  <= (others => '0');
>         elsif clk'event and clk = '1' then
>             counter <= counter+1;
>
>         end if;
>     end process;

Aber auch nur wenn man wirklich einen asynchronen reset haben möchte...

[Kritiker (Gast)]

Hat sich mal jemand das Original PDf angesehen? Dort steht bei der 
Frequenzgeneration:

 f = 440 Hz = 1/t => Periodendauer 1/440s = 227,272 ms

Soso! An der Universität Dortmund sind 440Hz also eine Periodendauer von 
227ms. Na Danke. Dass das niemandem auffällt. Die daraus abgeleitetem 
Divs dürften auch nicht stimmen.

Kein Wunder, dass Dortmund gegen Bayern keine Chance hat :-)

[Marcel S. (fpga_user)]

Ich habe jetzt die Werte, die etwas mit count zu tun haben sowie die 
Notenwerte halbiert, da ich ja mit einer 50 MHz Clock arbeite und nicht 
mit einer 100 MHz clock.



Muss ich da den signal count auch halbieren:

signal count : integer range 0 to 199999999 := 0;

?

Und @Martin:

Deinen Code

process(clk, reset)
    begin
        if reset = '1' then
            counter  <= (others => '0');
        elsif clk'event and clk = '1' then
            counter <= counter+1;

        end if;
    end process;

würde ich dann anstelle von:

 wait until rising_edge(clk );

einsetzen, richtig?

[Marcel S. (fpga_user)]

Kritiker schrieb:
> Hat sich mal jemand das Original PDf angesehen? Dort steht bei der
> Frequenzgeneration:
>
>  f = 440 Hz = 1/t => Periodendauer 1/440s = 227,272 ms
>
> Soso! An der Universität Dortmund sind 440Hz also eine Periodendauer von
> 227ms. Na Danke. Dass das niemandem auffällt. Die daraus abgeleitetem
> Divs dürften auch nicht stimmen.
>
> Kein Wunder, dass Dortmund gegen Bayern keine Chance hat :-)

Die abgeleiteten Divs stimmen. Ich habe dann anhand meiner Umrechnung 
mit 50 MHz folgende Werte herausbekommen:

191571, 180505, 170648, 160772, 151976, 143266, 135135, 127551, 120482, 
113636, 107296, 101420, 95602.

Das dürfte so stimmen.

Ich höre aber noch keinen Ton von meinem Board. Kann es wirklich sein, 
wie Martin sagt, dass er mit dem wait until rising_edge nicht klar 
kommt?

Wie implementiere ich das reset dann richtig?

[Marten W. (goldmomo)]

Ich habe es zwar schon geschrieben, aber nochmal:

Wenn du AUD_XCK als Audiopins nimmst und der geht beim DE2-115 
(Pinassignement von Terasic) zum WM8731, wirst du nie etwas hören ....

Wo hast du deine Lautsprecher/Kopfhörer angeschlossen??

[Uwe (Gast)]

Erklär mal wie ein FPGA intern aufgebaut ist (nur grob).
Weißt du was AND, OR, NOR, NAND, NOT, FlipFlops, Counter, Multiplexer 
sind und wie man Sie benutzt ?
Wenn man das nicht weiß hat man eigentlich keine Chance.
Man kann zwar etwas in VHDL schreiben was eventuel sogar synthetisiert 
wird, aber halt schlicht und ergreifend nicht so funktioniert wie man es 
will (oder nur manchmal).
Bau doch erstmal nen Lauflicht im Schaltplaneditor und versuch (wenn du 
es geschafft hast) das danach in VHDL umzusetzen.

Nein es hängt hier :
>Du solltest bei deinem Top Level eigentlich nur einen Eingang (CLK) und
>zwei Ausgänge (audio L/R) haben die du auf deine physikalischen Pins
>legen musst.

und hier:
> nur mal so am Rande, AUD_XCK ist der Master-Clock Eingang vom WM8731 auf
> dem DE2-115 Board.
> Wenn du da Sound rausbekommen willst, solltest du vielleicht mal das
> Datenblatt anschauen.

und hier:
> Die Pinbelegung hatte ich bisher realisiert, indem ich für den output
> also für die Tonausgabe den Pin mit der Bezeichnung AUD_XCK genommen.
> Für die clock input hatte ich CLOCK_50 genommen und für die ersten paar
> inputs der noten (also note[0], note[1], note[2] und so weiter, die
> jeweiligen pins für die schalter am board.

und hier:
> ohne jegliche Vorkenntnisse

[Uwe (Gast)]

Noch eine Frage hast du Kenntnisse mit Digitalen Schaltungen ?
Könntest du einen Schaltplan Zeichnen aus FlipFlops, Gattern 
Taktgenerator usw. der ein Lauflicht beschreibt.
Wenn nicht, dann fang mal damit an ...

[Marcel S. (fpga_user)]

Hallo Uwe, das mir den 2 Outputs (Audio L und Audio R) und dem einen 
Input (clk) habe ich schon hinbekommen.

Wir haben auch schon Lauflicht, sowie Flip-Flop Schaltungen und 
verschiedene Gatter realisiert.

Leider komme ich aber mit der Umstellung von 100 MHz auf 50 MHz nicht 
klar.

Ich habe wie gesagt im Code alle Werte, die etwas mit count bzw. der 
Tonhöhe zu tun haben halbiert bzw. umgerechnet. Die Pinbelegung stimmt 
nun auch, wobei ich Audio L frei gelassen habe, da das Board nur einen 
Audio-Ausgang hat. In den Einstellungen habe ich unbenutzte Pins auf 
Masse legen lassen.

Am Board kommt nun aber dennoch kein Ton raus. Woran kann das liegen?

Vielen Dank schon mal für eure Unterstützung ;)

[PittyJ (Gast)]

Der FPGA hat doch 4 PLLs. Nimm doch eine, und mach wieder 100 MHz 
daraus.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Martin schrieb:
> Ich stelle fest es gibt keinen reset.
Das ist gut. Wozu braucht so ein stupider Tongenerator auch einen Reset, 
wenn das FPGA Initwerte kann?

> Und
> wait until rising_edge(clk );
> keine Ahnung  ob  die Synthese  das nicht mag,
Das kann der schäbigste Synthesizer seit etlichen Jahren. Und es ist 
eine Garantie für ein synchrones Design.

> wie wäre es mit dem guten alten
>     process(clk, reset)
>     begin
>         if reset = '1' then
>             counter  <= (others => '0');
>         elsif clk'event and clk = '1' then
>             counter <= counter+1;
>
>         end if;
>     end process;
>
> 
http://stackoverflow.com/questions/9989913/vhdl-how-to-use-clk-and-reset-in-process
Designstrategien für ASICs...

> Der reset käme  dann von aussen, vom Taster.
Und wenn man unbedingt wider jede Vernunft so einen Resettaster einbaut, 
dann muss(!) dieses asynchrone Signal auf jeden Fall erst mal 
einsynchronisiert erden!

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Marcel Schmidt schrieb:
> Am Board kommt nun aber dennoch kein Ton raus. Woran kann das liegen?
Wo ist denn nun der Lautsprecher angeschlossen? Und wie muss dieser 
Baustein angesprochen werden?

Ich möchte an dieser Stelle übrigens nochmal mit allem mir zur Verfügung 
stehenden Nachdruck auf die Simulation verweisen. Dort könnte man dann 
ganz leicht schauen, ob das ausgegebene Protokoll zum DAC passt...

[Uwe (Gast)]

> Dort könnte man dann ganz leicht schauen, ob das ausgegebene Protokoll zum
> DAC passt...

Das ist ja das Problem : Er wackelt an irgendeinem Clockpin von Seinem 
DAC und denkt da käme jetzt irgendetwas raus ...
Der DAC hat aber nen I2S Bus und etliche andere Steuereingänge, hab mir 
das Datenblatt jetzt nicht angeguckt, aber seine VHDL beschreibung kann 
maximal an nem Pin rumwackeln mit ner Bestimmten Frequenz.
Er müßte erstmal das Datenblatt lesen und die Register seines DACs 
richtig konfigurieren, das Protokoll des DACs in einer FSM 
implementieren und dann kann er seine Frequenzausgabe machen (die wird 
gegen den rest des Designs ziemlich popelig aussehen).

[M. D. (wpmd)]

Marcel Schmidt schrieb:
> Hallo Uwe, das mir den 2 Outputs (Audio L und Audio R) und dem einen
> Input (clk) habe ich schon hinbekommen.

Uwe schrieb:
>> Dort könnte man dann ganz leicht schauen, ob das ausgegebene Protokoll zum
>> DAC passt...
>
> Das ist ja das Problem : Er wackelt an irgendeinem Clockpin von Seinem
> DAC und denkt da käme jetzt irgendetwas raus ...

Vielleicht hat er ja auch mitlerweile einen ganz anderen Pin genommen 
und den Lautsprecher direkt daran angeschlossen... Hier wäre etwas 
Aufklärung seiten des TOs hilfreich.

[Uwe (Gast)]

> einen ganz anderen Pin genommen und den Lautsprecher direkt daran
> angeschlossen
Das ist natürlich viel besser ... so bekommt er das FPGA viel schneller 
kaputt.

[J. S. (engineer)]

Wenn der Lautsprecher 32 Ohm hat, wie bei den Mini-Kristal-Ohrhörern, 
geht das durchaus. Sinnvoll ist es aber nicht, wegen der Oberwellen. 
Zumindest ein Tiefpass muss eingebaut sein.

Der für Audio einigermassen akzeptable Weg ist, eine wenigstens auf 
30MHz basierende PDM zu verwenden und einen guten Analogfilter dahinter 
zu setzen, samt post-Amp. Dann kann man auch 16 Bit ausgeben.

Für das DE2 gibt es übrigens ein DAC-Erweiterungsboard, das weitere 
Audio-IN-Outs enthält.

>Notenerzeugung mit FPGA
Du möchtest den Klang erzeugen, nehme ich an. Notenerzeugung ist noch 
ein anderes Thema.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Marcel Schmidt schrieb:
> Am Board kommt nun aber dennoch kein Ton raus. Woran kann das liegen?
Ich wiederhole jetzt einfach mal die schon oft gestellte Frage: WO und 
WIE ist der Lautsprecher angeschlossen?

Denk einfach mal nach (das kostet nix): das mit den 50MHz vs. 100MHz 
kann gar nie&nimmer dein Problem sein. Denn mit der falschen 
Taktfrequenz ist der Ton bestenfalls eine Oktave höher oder tiefer. Es 
kommt aber garantiert ein Ton! Klar soweit?

[Marcel S. (fpga_user)]

Lothar Miller schrieb:
> Marcel Schmidt schrieb:
>> Am Board kommt nun aber dennoch kein Ton raus. Woran kann das liegen?
> Ich wiederhole jetzt einfach mal die schon oft gestellte Frage: WO und
> WIE ist der Lautsprecher angeschlossen?

Ich habe für audio output AUD_DACDAT, Location, PIN_A4 genommen.
>
> Denk einfach mal nach (das kostet nix): das mit den 50MHz vs. 100MHz
> kann gar nie&nimmer dein Problem sein. Denn mit der falschen
> Taktfrequenz ist der Ton bestenfalls eine Oktave höher oder tiefer. Es
> kommt aber garantiert ein Ton! Klar soweit?

Bist du dir sicher, dass ein Ton kommen würde, den man auch hören würde 
wenn man mit 50 MHz an die Sache rangeht?
Wenn die Teiler der einzelnen Noten einmal mit 100 MHz und einmal mit 50 
MHz berechnet werden, gibt es schon einen gewaltigen Unterschied.

Der Teiler (divs; siehe Präsentation) berechnet sich wie folgt: 
(100*10^6 Hz) / 440 Hz --> Beispiel für den Ton "A", also den Kammerton.

Ich habe wie gesagt die Teiler umgerechnet, ausgehend von einer clock 
Frequenz von 50 MHz, es kommt aber trotzdem kein Ton.

[Marten W. (goldmomo)]

PIN_A4 is bei meinem De2-115 (OTG_WE_N)? Ganz sicher, dass du eine 
DE2-115 hast? Es könnte aber auch sein, dass der Bullshit-Buffer im 
WM8731 überläuft (wenn er den Takt hätte).

Ich will hier nicht irgendwie bösartig rüberkommen, aber es gibt einige 
Antworten in diesem Thread die genau auf den Fehler hinweisen warum du 
nichts hören kannst.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Marcel Schmidt schrieb:
>> Ich wiederhole jetzt einfach mal die schon oft gestellte Frage: WO und
>> WIE ist der Lautsprecher angeschlossen?
> Ich habe für audio output AUD_DACDAT, Location, PIN_A4 genommen.
Und da ist dann an genau diesen Pin direkt ohne irgendetwas dazwischen 
der Lautsprecher angeschlossen?
Meine Frage war nicht, an welchem Pin du dieses Audiosignal ausgibst, 
sondern WO und WIE der Lautsprecher angeschlossen ist...

Bedenke bitte, dass ich mir nicht den Schaltplan irgendeines Boards 
herunterlade, sondern diese Antwort von dir will. Vielleicht fängst du 
dann endlich mal an, über meine nicht ganz grundlos gestellten Fragen 
nachzudenken...

[Marcel Schmidt (Gast)]

> Meine Frage war nicht, an welchem Pin du dieses Audiosignal ausgibst,
> sondern WO und WIE der Lautsprecher angeschlossen ist...
>
> Bedenke bitte, dass ich mir nicht den Schaltplan irgendeines Boards
> herunterlade, sondern diese Antwort von dir will. Vielleicht fängst du
> dann endlich mal an, über meine nicht ganz grundlos gestellten Fragen
> nachzudenken...

Ich habe den Lautsprecher direkt an den Lautsprecher-Ausgang (grüner 
Klinkenausgang) angeschlossen.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Also gut, dann eben mit kleinen Schritten...
WAS ist jetzt noch zwischen dem FPGA und dem Lautsprecher? Und WIE 
muss man diesen Baustein ansprechen?

[Marcel S. (fpga_user)]

Lothar Miller schrieb:
> Also gut, dann eben mit kleinen Schritten...
> WAS ist jetzt noch zwischen dem FPGA und dem Lautsprecher? Und WIE
> muss man diesen Baustein ansprechen?

Zwischen FPGA und Lautsprecher ist noch ein Audio Codec.
Habe anbei mal ein Bild vom Board und ein Bild vom Audio Codec 
hochgeladen.

Habe bisher den audio output immer mit der Pinbelegung DACDAT 
realisiert.

[Michael W. (Gast)]

Ich kenne mich mit diesen Wolfson-CODECs nicht so aus, aber wenn ich das 
Datenblatt so überfliege, sind das doch ganz normale DACs / ADCs, oder?

Worin besteht denn hier die CODEC-Funktion?

Brauchen die ein spezielles Format?

[Peter B. (funkheld)]

Hmmm..., warum wurde hier unterbrochen ?
Ich möchte dem DE1 auch mal über den Kopfhörer eine Frequenz als Ton 
entlocken.

Danke.
Gruss

[Beobachter (Gast)]

Sag mal Du "funkheld", Dir ist schon bewusst, dass es hier um das DEII 
geht? Und sich die Fragestellung um ein ganz bestimmtes Problem dreht? 
Nämlich um die Pinbelegung beim Altera 2 DE 115 FPGA?

Wenn Du unbedingt was Kompliziertes nachbauen willst, warum nimmst Du 
nicht den im PDF beschriebenen Code und arbeitst Dich rein? Und fragst 
dann, wenn ein Punkt unklar ist?

Oder noch besser, warum nimmst Du nicht einen garantiert 
funktionierenden Code, der nicht hier hinterfragt wird, weil er offenbar 
einen issue hat?

Im Bereich Codes und Projekte gibt es tonnenweise Zeug, das funktioniert 
und einen Anfänger 2 Jahre beschäftigen kann. Allein die Miller-HP gibt 
da soviel her, dass einer 3 Monate lernen kann. Und wenn es dann schon 
unbedingt Sound sein soll - warum liest Du nicht erstmal die Artikel von 
den einschlägigen Sound-Profis hier im Forum?

Oder ich schiebe mal besser noch eine Frage davor:

Warum konzentrierst Du Dich nicht auf das Verständnis und die 
Erarbeitung von zunöchst EINER Lösung für EIN Problem und widmest Dich 
dann dem nächsten?

Ich würde vorschlagen, Du wartest, bis das Buch über VHDL kommt, dass Du 
kaufen willst, lernst 3 Monate Basics, dann lässt Du LEDs blinken und 
befasst Dich dann mit PCM, Klangerzeugung und nach 1 Jahr kommst Du dann 
nochmal und generierst Klänge auf dem FPGA.

Wenn Du das hier alles gelesen hast, bist Du fit dafür:

Beitrag "Musik aus dem CPLD ;-)"
Beitrag "Leute für Audio-Projekt gesucht"
Beitrag "FPGA Größe ausreichend für komplexen FM Synthesizer"
Beitrag "FPGA Spartan 3A Audio Ausgang"
Beitrag "Audio DSP mit FPGA"

[Beobachter (Gast)]

geteilt, da man nur 5 links posten darf:

Beitrag "Drum-Computer in VHDL"
Beitrag "Konkrete Fragen zum Altera DE1 Audio Core"
Beitrag "AC97 Audio Codec, Ansteuerung mit VHDL"
Beitrag "DDS Sinus erzeugung"
Beitrag "Selbstbau Synth mit Midi"

[Beobachter (Gast)]

und nicht zu vergessen diese Projekte:

Beitrag "Frage zu PALs - Vintage Synth"
Beitrag "DDS erster Versuch"

http://www.mikrocontroller.net/articles/Digitale_Sinusfunktion
http://www.mikrocontroller.net/articles/Audio-DSP_mit_Spartan_3-FPGA

[Peter B. (funkheld)]

Hallo, danke für die Info.
Ich habe am DE1 die gleichen Signalnamen.

Die PIN-Belegung für mich ist nicht interessant, sondern nur am welchen 
Signal man ein Frequenz zu Lineout senden kann.
Ich möchte keine Wav oder andere Sachen machen.

Danke.
Gruss

[Duke Scarring (Gast)]

Peter Bierbach schrieb:
> Die PIN-Belegung für mich ist nicht interessant, sondern nur am welchen
> Signal man ein Frequenz zu Lineout senden kann.

Dann schau Dir den Code zum hier erwähnten Beispiel an:
http://www.terasic.com.tw/attachment/archive/83/DE1_UserManual_v1018.pdf
(Seite 49: 5.2 Music Synthesizer Demonstration)

Wenn es dazu Fragen gibt, mach bitte einen neuen Beitrag auf.

Duke

[Rolf S. (audiorolf)]

Na ob das nicht ein wenig fett ist für einen Anfänger: Einen Audio Codec 
per I2C konfigurieren, ein P/2 IF als Keyboard, eine VGA-Ausgabe der 
Tastendrücke und dann noch duale Tonausgaben - Ich fürchte da sitzt 
Peter in einem Jahr noch daran und weiß noch immer nicht, wo und wofür 
jetzt welcher Pin und VHDL-Zeile da ist.

Warum fängt man nicht einfach mal mit einem wackelnden PIN an, dann 
einer PWM-Ausgabe und danach einem veränderlichen Ton? Dann mehrere 
Töne, dann die Steuerung darum herum, Tastaturinterpretierung, dann 
verschiedene Wellenformungen, dann ADSR-Kurven, dann 
Steuerkommandierungen für die Innereien von Außen und frühestens dann 
kann man auch richtige Noten spielen, sofern einer überhaupt soweit 
kommt, denn bei den meisten Projekten im Web scheint den FPGA-Musikern 
ja unterwegs die Luft auszugehen.

Jenachdem, wie weit einer kommt, hätte einer dann aber auch kapiert wie 
das alles funktionieren muss und es hat einen Lerneffekt. So einfach 
hopphopp in ein ausgefertigtes System hineinzuspringen, bringt es 
irgendwie nicht.

[rantanplan (Gast)]

Marcel Schmidt schrieb:
> Die abgeleiteten Divs stimmen. Ich habe dann anhand meiner Umrechnung
> mit 50 MHz folgende Werte herausbekommen:
> 191571, 180505, 170648, 160772, 151976, 143266, 135135, 127551, 120482,
> 113636, 107296, 101420, 95602.

Wenn das Teiler von 50MHz sein sollen, welchen Frequenzen entspricht 
das?

Ich komme auf:

191107, 180382, 170258, 160703, 151684, 143171, 135136, 127552, 120393, 
113636, 107254, 101235, 95553

Wegen deinem Wandlerproblem: Hast du mal gemessen, was hinten rauskommt?
Kommt denn vom Wander überhaupt etwas?

[Peter B. (funkheld)]

Jup, darum geht es mir bitte:
Warum fängt man nicht einfach mal mit einem wackelnden PIN an mit einem 
Ton?

Danke.
Gruss

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Peter Bierbach schrieb:
> Jup, darum geht es mir bitte:
> Warum fängt man nicht einfach mal mit einem wackelnden PIN an mit einem
> Ton?
Da hätte ich dann das da:
Beitrag "SAB0600 in VHDL (war: Warum ist hier weniger los als)"

[Peter B. (funkheld)]

Jup, danke.

Das ist wunderbar.

Gruss

[Hobbyorganist (Gast)]

Marcel Schmidt schrieb:
> Am Board kommt nun aber dennoch kein Ton raus. Woran kann das liegen?
wie du selbst oben richtig geschrieben hast, besitzt dieser Wandler eine 
I2C Schnittstelle. Damit werden gewisse Einstellungen vorgenommen. 
Solange da nichts konfiguriert ist, bleibt der sicher still!

Markus Wagner schrieb:
> Ich kenne mich mit diesen Wolfson-CODECs nicht so aus, aber wenn ich das
> Datenblatt so überfliege, sind das doch ganz normale DACs / ADCs, oder?
Soweit mir bekannt, kann das Datenformat eingestellt werden. Da bin ich 
auch gerade dran, allerdings an einem anderen Wandler.

> Worin besteht denn hier die CODEC-Funktion?
Einige wandeln in ADPCM (WAV) um.

Rolf Sassinger schrieb:
> Warum fängt man nicht einfach mal mit einem wackelnden PIN an, dann
> einer PWM-Ausgabe und danach einem veränderlichen Ton?
Wo wäre der Vorteil einer PWM-Ausgabe statt einem DAC?

[Rolf S. (audiorolf)]

Hobbyorganist schrieb:
> Rolf Sassinger schrieb:
>> Warum fängt man nicht einfach mal mit einem wackelnden PIN an, dann
>> einer PWM-Ausgabe und danach einem veränderlichen Ton?
> Wo wäre der Vorteil einer PWM-Ausgabe statt einem DAC?
Na es braucht nur einen Pin. Gfs wäre das die Lösung für dein 
Orgelprojekt. Eine 1-Chip-Platine mit einem PLD.

[J. S. (engineer)]

>> Wo wäre der Vorteil einer PWM-Ausgabe statt einem DAC?
> Na es braucht nur einen Pin. Gfs wäre das die Lösung für dein
> Orgelprojekt.
Was auf den DAC gegeben wird, kann man sich auch mit einen Logic 
Analyzer mal ansehen. Für den Anfang würde ich auch zu einer PWM raten.

> Wenn das Teiler von 50MHz sein sollen, welchen Frequenzen entspricht
> das?
> 191107, 180382, 170258

Wenn die Frequenzen des Quarz so herunter dividiert werden, kommt ja 
erstmal ein Rechteck raus. Soll das das Signal ein? Geht das vielleicht 
noch eine eine DDS? Dann wäre gfs die Tonfrequenz zu niedrig, um sie zu 
hören.

Peter Bierbach schrieb:
> ich habe am DE1 die gleichen Signalnamen.
aber nicht notwendigerweise dieselbe Verdrahtung

Ich kenne das board nicht aber der Anschluss und die Signalbelegung vom 
FPGA zum DAC war bisher auf allen Terasc Boards anders.