FPGA, VHDL & Co.

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Fragen zur Anwendung von CPLD & FPGA, VHDL, Verilog usw.

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Lattice Xilinx Altera/Intel FPGA VHDL Taktung
Betreff Autor Antw. Letzter Beitrag
VHDL Generic Decoder EN Alexander S. 6
VHDL Generic Bus I/O MUX EN Alexander S. 6
VHDL Debouncer 4 clocks EN Alexander S. 19
Determining signal EN Nimesh S. 3
VHDL UART Design EN Alexander S. 3
VHDL Generic Spi Transmit by System Clock Speed EN Alexander S. 7
FPGA Embedded Design by Verilog EN Ankit D. 3
VHDL Generic Counter with Clocked Rise OutPut EN Alexander S. 5
VHDL Generic SPI Transmit Controller EN Alexander S. 0
VHDL Generic Decoder with Rise OutPut EN Alexander S. 0
Stopwatch in VHDL EN Andrew 8
VHDL WatchDog/(One-Shot) EN Alexander S. 4
D Flip-Flop VHDL code EN Josh 13
VHDL Generic Pwm Controller EN Alexander S. 0
VHDL Rise/Fall Detector EN Alexander S. 6
VHDL Img processing with 4 bits EN Alex 4
Optimierer erzeugt unplausible Ergebnisse Tomtom 11
F_max restricted aufgrund von maximaler I/O Toggle rate Maier 5
Prozess ohne Sensitivitätsliste Student 9
vhdl Encoder Dan 6
Klausurfrage Smile N. 5
Potenzfunktion in VHDL Student 6
LUTs kombinieren Eins Z. 7
First order IIR low pass - quantization prevents full output range EN VHDL Newbie 3
Timespec von ISE nach Vivado Mirko H. 14
gh_fifo_sync_sr: loadless signals? Burkhard K. 5
VHDL - Inertial Delay EN Thomas 0
RAM: warum nicht synthetisierbar? Jörg W. 43
iCE40 Configurierungsproblem Mark W. 4
Spartan 6 zu langsamer Clock Synchronisieren T. F. 6
VHDL optimization EN Kilian H. 3
Syntheseergebnisse bewerten Student 3
Verzögerte Signalausgabe Papel 16
VHDL: if-Anweisung mit verzögertem Signal Andreas S. 17
Interne Tristate Signale entfernen Sebastian 10
Vom Softwareentwickler zum FPGA-Entwickler - Einstiegshilfe gesucht Alex H. 21
VHDL Frequenz der Clock durch Code ändern Maximilian L. 51
Wired-Or-Bus statt TriState-Bus Robert P. 33
Signal bilden, welches sich erst nach x mal ändert (erhöht) Maximilian L. 6
Timer with alarm in VHDL EN Carl 1
VHDL Impulszähler spinnt Maximilian L. 25
contrôler une matrice led 64*32 avec une carte nexys 2 de digilent EN william arnold 2
Implementation of MASH 111 in verilog EN GAURAV G. 1
MachXO3 - auf Soft-Reset-Input verzichten kokolores 5
Welches Zynq-Board für Mess-Applikationen ? Felix K. 29
Synplify Pro vs. Lattice LSE – gibt's einen Vergleich? Jörg W. 6
Code Optimierung - Signalzuweisungen vereinfachen Bruno K. 10
AXI DMA Loopback - Wohin schreibt MM2S? Alex441 6
CPLD - ATF1502, 5M40ZE64(MAX V) oder LC4032 (ISP Mach 4000) M. K. 13
[S]uche VHDL Experte für Unterstützung im Projekt Holger K. 26
AXI I2C: Welchen Zustand darf der Pin annehmen? Alex441 16