Forum: FPGA, VHDL & Co.


Fragen zur Anwendung von CPLD & FPGA, VHDL, Verilog usw.

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Optimierer erzeugt unplausible Ergebnisse Tomtom 11
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Prozess ohne Sensitivitätsliste Student 9
vhdl Encoder Dan 6
Klausurfrage Smile N. 5
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Timespec von ISE nach Vivado Mirko H. 14
gh_fifo_sync_sr: loadless signals? Burkhard K. 5
RAM: warum nicht synthetisierbar? Jörg W. 43
iCE40 Configurierungsproblem Mark W. 4
Spartan 6 zu langsamer Clock Synchronisieren T. F. 6
Syntheseergebnisse bewerten Student 3
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VHDL: if-Anweisung mit verzögertem Signal Andreas S. 17
Interne Tristate Signale entfernen Sebastian 10
Vom Softwareentwickler zum FPGA-Entwickler - Einstiegshilfe gesucht Alex H. 21
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Wired-Or-Bus statt TriState-Bus Robert P. 33
Signal bilden, welches sich erst nach x mal ändert (erhöht) Maximilian L. 6
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MachXO3 - auf Soft-Reset-Input verzichten kokolores 5
Welches Zynq-Board für Mess-Applikationen ? Felix K. 29
Synplify Pro vs. Lattice LSE – gibt's einen Vergleich? Jörg W. 6
Code Optimierung - Signalzuweisungen vereinfachen Bruno K. 10
AXI DMA Loopback - Wohin schreibt MM2S? Alex441 6
CPLD - ATF1502, 5M40ZE64(MAX V) oder LC4032 (ISP Mach 4000) M. K. 13
[S]uche VHDL Experte für Unterstützung im Projekt Holger K. 26
AXI I2C: Welchen Zustand darf der Pin annehmen? Alex441 16
Wie HPS-Pins in Quartus auswählen? DerJonathan 2
Flankenerkennung in VHDL A. G. 15
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ICEStudio, iCE40HX8K Breakout Board Einstieg Georg 3
VHDL: umständlicher Code? Jörg W. 16
Bei steigender und fallender Flanke unterschiedlich Schaltzeiten Jonas B. 15
Kann man am Config QSPI Flash die Datenpins tauschen? Gustl B. 15
Ein FPGA für >100k ? Elektrokurt 12
Verilog blocking assignment vs wire tobias 6
Debounce-Entity und Architecture in Zusammenhang mit Sate-Machine nutzen Ulrich R. 2
HDMI/TMDS am Spartan7 mit VCCO 1.8V Gustl B. 63
Wie mit (vorübergehend) ungenutzten Signalen umgehen Jörg W. 11