Forum: FPGA, VHDL & Co.


Fragen zur Anwendung von CPLD & FPGA, VHDL, Verilog usw.

In diesem Forum werden englischsprachige Beiträge von EmbDev.net eingeblendet (Info). Englischsprachige Beiträge ausblenden
Betreff Autor Antworten Letzter Beitrag
MachXO3 maximaler Strom an Pins Daniel Hauck 9
ISE: Nutzung der "unconstraint paths" - Analyse Paul Baumann 9
Digital-Multiplexer-2zu4 timed nicht richtig Paul Baumann 8
EmbDev.net boot NIOS and FPGA from EPCS flash jeorges FrenchRivera 5
VHDL - 'Warnung' vom Synthesetool (Synplify) unverständlich Andreas Ramert 14
TDC mit ARTIX 7 Michael 16
EmbDev.net Lattice iCE40-HX8K Board - UART Zumby 5
EmbDev.net VGA pins compatibility for Spartan 3 and Altera DE2 (verilog) Charan Mehta 3
Effektive Ausnutzung von MGTs im Xilinx Aurora IP Tim 7
FPGA / PSoC Projekt Lucien Tunger 0
EmbDev.net multiple schematicsheet connections Hugh Smith 1
FPGA für Zeitmessung irge 58
EmbDev.net fpga board selection Hamid Kavian Athar 2
Xilinix Spartan 3e - ISE WebPack version Roland E. 26
Exar Power Module für FPGAs Full W. 2
VHDL Codeergänzung um Pushbutton zu entprellen Tob M. 4
selbst resetender Counter vhdl-anfänger 12
ISE: Erzeugen der Netzliste bewirkt schlechteres Routing Paul Baumann 5
VHDL benutzen von std_logics Alabama Jack 7
EmbDev.net Unexpected Synthesized bit order in Quartus with SystemVerilog Joshua Vasquez 3
EmbDev.net Increasing dutycycle for an output signal Robert 14
AX8 Softcore Problem. Sigint 112 8
EmbDev.net Measuring/Reading Circuit Design Propagation Delay (in Quartus) Joshua Vasquez 4
VHDL R/W Register erzeugen vhdl-anfänger 10
VHDL: Funktion vs. Komponente rudi 5
Drive Strength und Slew Rate ändern - Cylone V SoC Neuling 5
erweiterter Anfänger sucht Tutorial Dominik G. 19
USB-Compliance Test - Register setzten Jan 3
Gauß fitten in Messdaten -gb- 40
CAN, LIN, Flexray über FPGA Tikonteroga 6
EmbDev.net Hello world VHDL Junior Hpc 8
EmbDev.net Verilog Code LED if y = a & b !HELP! Verilog 1
Bit File instabiles Design Frank E. 3
TI Concerto F28M35x mit Xilinx Spartan 6 verbinden Ian Kloev 10
locked EmbDev.net How to interact with Lattice FPGA Banane 8
State Maschine ; Ausgangssignale in jedem State oder seperat per Concurrent Assignement Reto B. 7
EmbDev.net How to use UART on Lattice ICEStick Banane 3
SMA Plan Ahead Sandy 1
Alte .sch von 1998 öffnen benutzer 8
Component wird nicht eingebunden Gustl B. 5
Programmierung einer RGB-LED mit R2R Netzwerk in Quartus II Florian R. 8
TimeQuest PLL clocks lesbar benamsen Markus F. 10
EmbDev.net SPI_slave testbench puka1012 3
Digilent Atlys, Fehler bei Flash-Schreiben mit Adept? Pas Cal 0
max. Verlustleistung bzw Stromaufnahme Cyclone V FPGA_newbie 3
EmbDev.net recursive average calculation Timon 1
EmbDev.net Keeping Hierarchy in post-layout simulation using Microsemi designer Ioannis Sideris 0
EmbDev.net Scaling to a 12-bit ADC value Wil 7
EmbDev.net SPI Master/Slave Interface Nayan Patel 10
EmbDev.net Safe FSM design SparkyT 4
EmbDev.net I am having difficulties with synthesis Manish Singh 6