Forum: FPGA, VHDL & Co.


Fragen zur Anwendung von CPLD & FPGA, VHDL, Verilog usw.

In diesem Forum werden englischsprachige Beiträge von EmbDev.net eingeblendet (Info). Englischsprachige Beiträge ausblenden
Betreff Autor Antworten Letzter Beitrag
EmbDev.net read data from file Abdallah      6
EmbDev.net problem in vhdl code agathepower 9
Wie kann man die Software von FÜNF NIOS-Controllern in EIN .jic-File Packen? ASott 35
Mirroring Array, Vektor Benjamin Hlava 4
EmbDev.net How to increases Maximum operating freqency Vinayak S. 3
Addition, Subtraktion mit unsigned Ben Charmin 6
Delay mit Gatter ohne R/C realisieren Karsten K. 8
Signal einer Komponente zuweisen Tim S. 7
VHDL Synthese und Simulation Kaffeetasse 9
EmbDev.net GTP Transciever Alexander Lutovid 3
BRAM wird nicht verwendet Gustl B. 5
EmbDev.net check lsb in vhdl basma 1
EmbDev.net sorter in vhdl basma 1
EmbDev.net Error in Post-synthesis, ModelSim Vinayak S. 1
Schaltung -> Ist es ein Mealy oder Moore Automat? Wieviele Zustände? Alex 3
Sinusgenerator für FPGA gesucht Steffen B. 20
Constraint - Verzögerung zwischen DCM Clock und PAD oder DCM Clock und Data Eingang Gustl B. 2
VCCAUX bei Spartan 3A DSP Eraser 1
Lauflicht - Takt/Geschwindigkeit erhöhen? Tom K. 1
Spartan 3 taktamplitude Ramon F. 4
AD7859 ADC - Functionality of Calibration Registers Helmut 3
RAM Speicher im FPGA (Cyclone iV) mit Quartus 2 Ben Charmin 8
Fragen zu schnellem RAM und ADCs Gustl B. 31
Genesys Board und IDT5V9885T Alexander S. 5
SucheAltera DE2-115 VHDL Code und Pinbelegung für einen Sinustongenerator Pascal K. 5
Cordic im vectoring-mode, wie? berndl 12
Kurzer Peak (0ps) in Modelsim Simulation Thommy 9
Cyclone IV (EP4CE15E22C7N): CONF_DONE pin failed to go high in device 1 Tom 9
cmake Project in Xilinx SDK Butterberger 1
Erweiterung Programmspeicher EDK MicroBlaze User 10
Kaufberatung again -> Altera unentschlossen 4
EmbDev.net vhdl code to find max value from input basma 10
EmbDev.net Need help with reading from file Miller Jackson 3
Hilfe benötigt: FPGA <=> NOR FLASH (schematic) Full W. 10
Win7 Netzwerk mag ZedBoard nicht olpo 10
Write Request Read Request gleich nacheinander: FiFo Tim S. 3
Probleme bei der Übergabe eines Arrays an eine Funktion CAnfänger 2
PC Datum+Uhrzeit aus VHDL Testbench in Datei ausgeben Michi 3
RS232 Daten Empfangen, Vergleichen, auf Monitor ausgeben (SPARTAN 3) nico 13
Problem mit GENERATE Peter Falk 21
Zynq Linux Verständnisfrage olpo 1
VHDL: records und deren Initialisierung berndl 3
Integer Überlauf Tim S. 10
WHEN OTHERS in einer FSM Thommy 29
EmbDev.net how to implement interleaver in FPGA Vinayak S. 8
Problem bei SLV -> Singed Till 5
ZPU: Opensource Softcore CPU Projekt für Xilinx Spartan-3 FPGA Board Johannes S. 38
EmbDev.net dividing clock Bilel 13
EmbDev.net state machine in vhdl Basma Hassan 20
VHDL Übungen mit Lösung gesucht Nadia 1
Reduktion von Warnings in Xilinx ISE Georg Bauer 2