Forum: FPGA, VHDL & Co.


Fragen zur Anwendung von CPLD & FPGA, VHDL, Verilog usw.

Betreff Autor Antworten Letzter Beitrag
FPGA-Fragen eines Einsteigers Gast 14
Problem mit der Ansteuerung von PSRAM AtomDragon 5
Interaktive VHDL Simulation Markus Friedrich 6
Ein Problem mit DCM in DDR SDRAM controller für Xilinx ML 402 board Krush 0
std_logic_vector auf '0' testen Hans-werner M. 6
Funktionsplan in VHDL übersetzen Monty Monty 18
[verilog] nettyp wor Stefan Helmert 7
Simulationsstart - Debugging Michaeli 6
Unterschied Spartan-3a / Spartan-3e Peter G. 7
Glixon to Bcd wandler GAL 1
Redundanz in den IEEE Libs / Welche kann ich weg lassen? Stefan K. 2
JTag funk. nicht mit LPT-Port latin 23
Feuchtesensor Fpgakuechle K. 12
SPI Flash in Lattice Mico32 Flo P. 2
Protokoll für serielle Komm. in VHDL implementieren pcb 4
DDR2 SDRAM Controller Spartan3AN guest 6
Division mit verschiedenen Werten Gast 18
FPGA mit PC/104 Geri 11
OFDM - welcher FPGA? dschneid 3
Ergebnis von Berechnung Gast 1
Nios II - SDRAM - DE1 Board und Quartus II ThomasM 6
sht71 über spartan 3 prozessor soul 4
Xilinx *.bit file erzeugen? Spice 8
PLL und Jitter - mal etwas allgemeiner Matthias F. 5
Kann mir jemand dieses Schaltung erklären? Student_2tes_Semester 3
SoftCore AVR oder PIC mit SPI programmieren max 3
Range-Fehler bei Deklaration Georg 9
stereo audio codec üze 3
Wordclock für Audio A/D-Wandler Tobias W. 31
Verkabelungsfrage Single-Ended Matthias F. 13
Frage zu EQFP-Gehäuse (Altera) Udo 2
[s] 10bit bus Treiber Markus C. 6
Simulations Problem Modelsim bei 2 Designs Christian R. 6
Hat hier jemand Erfahrungen mit freeHDL? Jörg W. 2
FPGA (XC3SD1800A) und CanOpen Maximilian Forster 1
Einfaches CPLD-Beispiel für Xilinx? Jörg W. 34
Probleme mit 2x16 LCD durch Benutzung des fertigen Moduls im SOPC Builder Altera Elco 0
Spartan - LVDS Takt ausgeben Andreas 6
EDK_FSL Schnittstelle vom Microblaze Peter M. 2
LCD 2Zeilige Augabe Hans Hirsch 7
8ms pause in CPLD nano 6
Mikrocontroller in VHDL VHDL Anfänger 9
Spartan 3A Starterkit Chris H. 16
Aufrufen von library Doung W. 14
jtag uart Treiber hohenloher 2
VHDL: Sinn der Sensitivity List Gummibärchen 20
SPARTAN XC2S100 programmieren Spice 5
UART Störung Hans Hirsch 13
Probleme mit 16k*1 Blockram (ISE 9.1i SP3) Mike 12
Signalverzögerungen, alternativen zum Schieberegister Nephilim 12
Aktuelle Virtex-FPGAs Martin _. 6