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Forum: FPGA, VHDL & Co.
Fragen zur Anwendung von CPLD & FPGA, VHDL, Verilog usw.
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Verilog
Taktung
[keiner]
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Busproblem bzw. adr.problem?
stehaufderleitung
1
27.01.2010 16:41
Anbindung ADU an ML507
Valko Zapalko
0
27.01.2010 14:24
Signale Registern??
anfänger
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27.01.2010 13:31
Taktverschieben
Martin Sauer
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26.01.2010 16:51
freie CAN-IP in VHDL gesucht!
Falk S.
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26.01.2010 16:38
Takt hart und weich
Ente
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26.01.2010 15:03
Ethernetschnittstelle programmieren - Anfänger
DC
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26.01.2010 14:24
I2C Softcore von OpenCore.org mit WISHBONE
Timo
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26.01.2010 14:05
Frage zur Simulation, 2 CLK sync?
Igor
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25.01.2010 13:15
Aufgabe des 74HCT541
Ente
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25.01.2010 10:24
verbesserungsvorschlag?
Jens B.
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24.01.2010 19:22
parse error, unexpected IDENTIFIER
Jens B.
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24.01.2010 17:20
Xilinx Spartan 3AN Display 8-Bit Interface
antonio_47
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24.01.2010 14:16
Division von 2 Vektoren
Alex I.
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24.01.2010 11:54
Bild/Video Codec als IP-Core für Microblaze
ChrisB
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24.01.2010 08:26
Frage zum Warning Latch
Igor
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24.01.2010 06:56
DDR Ram Controller von OpenCores (problem)
Thomas Thomas
1
24.01.2010 06:45
Taktsignal verkürzen
uLuxx
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23.01.2010 14:06
Global Clock implementieren klappt nicht
Igor
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23.01.2010 12:24
Mehrere Generics, geht das?
Jens B.
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23.01.2010 11:50
Design per JTAG -> OK, Design vom Platform Flash -> kaputt?
Andreas G.
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23.01.2010 10:18
Systemclk diff. Eingänge wie einbinden?
Igor
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22.01.2010 21:43
FTDI USB 2.0 Chips Virtual COM Port Geschwindigkeit?
Anguel
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22.01.2010 21:10
seriell parallel Wandlung von double data rate Signalen
Maik
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Nexys II Board mit Intel Flash
Cyrex
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22.01.2010 11:33
Umstieg von Virtex4 auf Virtex6 sinvoll?
Max
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22.01.2010 00:42
Xilinix Spartan-3E Starter Kit und ADC/DAC audio Schnittstelle.
Anette Lorig
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21.01.2010 20:22
Problem mit integer
Jens B.
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21.01.2010 14:39
VHDL: Signal um beliebige Takte verzögern
Thorsten
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21.01.2010 13:20
XC3S Board selber bauen, was ist zu beachten?
Björn C.
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21.01.2010 11:38
WARNING:Route, Spartan3
Reto B.
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21.01.2010 10:56
IP CORE Angebot
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Größenabschätzung
matzunami
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20.01.2010 14:10
Pipelines mit 200 MHz?
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20.01.2010 11:02
2 D Array Initialisieren
Max
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19.01.2010 15:31
[VHDL]std_logic_vector inkrementieren?
hergi
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19.01.2010 13:48
DCM und Ram Simulieren
Fresh
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19.01.2010 13:27
Intel HD Audio Codec
Rev
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74HC4094 in CPLD Xilinx
Andi
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19.01.2010 09:41
Plan Ahead hat ständig Bildfehler
Sebastian
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18.01.2010 20:16
Bit mit dauer Value '0' soll nicht weg optimiert werden (ISE)
Stefan K.
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18.01.2010 18:49
Schwierigkeiten mit dem Video Decoder auf dem Altera DE2 Board
Prediko
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18.01.2010 18:23
Dual Port RAM mit unterschiedlicher Busbreite
Rev
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Frequenzanpassung für Drehgeberauswertung
Jochen Schulz
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18.01.2010 13:44
Spartan Clock Distribution Network
Manuel
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18.01.2010 13:15
integer und case
der Steff
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17.01.2010 21:09
Unterschiede der Spartan-3 Kits?
Steffen Hausinger
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17.01.2010 18:18
Daten von FLASH in 2 BRAM schreiben
Igor
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17.01.2010 12:23
Bit File auslesen
Johann
13
17.01.2010 11:09
Bidirektionaler Bus undefined
Andreas G.
2
17.01.2010 03:10
Maximum combinational path delay: No path found
Anfänger
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16.01.2010 18:55
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